寫在前面
本系列整理數(shù)字系統(tǒng)設(shè)計(jì)的相關(guān)知識體系架構(gòu)，為了方便后續(xù)自己查閱與求職準(zhǔn)備。在FPGA和ASIC設(shè)計(jì)中，對于復(fù)位這個(gè)問題可以算是老生常談了，但是也是最容易忽略的點(diǎn)。本文結(jié)合FPGA的相關(guān)示例，再談一談復(fù)位。
（本文長度約六千字，請耐心閱讀，本人水平有限，如有紕漏與錯(cuò)誤，歡迎留言討論）
復(fù)位的用途
復(fù)位信號幾乎是除了時(shí)鐘信號外最常用的信號了，幾乎所有數(shù)字系統(tǒng)在上電的時(shí)候都會進(jìn)行復(fù)位，這樣才能保持設(shè)計(jì)者確定該系統(tǒng)的系統(tǒng)模式的狀態(tài)，以便于更好的進(jìn)行電子設(shè)計(jì)，并且在任意時(shí)刻，確保使用者總能對電路系統(tǒng)進(jìn)行復(fù)位，使電路從初始的狀態(tài)開始工作。
總結(jié)下來用途如下：
- 「使電路在仿真時(shí)具有可知的初始值」 ：通常在仿真時(shí)未給入初試狀態(tài)又未經(jīng)復(fù)位，那么這段代碼的初始值是不定態(tài)，會經(jīng)常會出現(xiàn)X或者Z，也就未知態(tài)。
- 「使實(shí)際電路在復(fù)位后從確定的初始狀態(tài)開始運(yùn)行」 ：在數(shù)字系統(tǒng)中，很多電路都要求從給定的初始狀態(tài)上開始運(yùn)行，避免電路工作于不可預(yù)知的狀態(tài)，并因此導(dǎo)致異常或者致命的故障。
- 「使電路在陷入異常狀態(tài)時(shí)能通過復(fù)位回到可控的初始狀態(tài)」 ：通常一個(gè)設(shè)計(jì)者無法保證所設(shè)計(jì)的數(shù)字邏輯電路在任何情況下都不會發(fā)生異常或者出現(xiàn)故障，假如電路無法自己返回正常狀態(tài)，可以使用復(fù)位電路，強(qiáng)制使電路從初始狀態(tài)開始工作。
盡管復(fù)位極為重要，但是復(fù)位電路在設(shè)計(jì)中是最常忽視的方面。一個(gè)不正確設(shè)計(jì)的復(fù)位本身可以表現(xiàn)為一個(gè)不可重復(fù)的邏輯錯(cuò)誤。
復(fù)位電平的選擇
有關(guān)復(fù)位電平，實(shí)際上是與FPGA芯片內(nèi)部的觸發(fā)器結(jié)構(gòu)有關(guān)，在之前的博文有提到過。作為xilinx 7系列觸發(fā)器，其 R 端口既可用作同步置位/復(fù)位端口，也可用作異步預(yù)設(shè)/清除端口，但無論哪種方式，都是「高電平有效」。Altera的是「低電平有效」。
不同公司的觸發(fā)器結(jié)構(gòu)
如果RTL代碼采用了低電平有效的復(fù)位模式，綜合器將在復(fù)位信號驅(qū)動寄存器SR控制端之前的插入一個(gè)反相器（interver）。你必須使用一個(gè)查找表（look up table）來實(shí)現(xiàn)反向器，以利用LUT的輸入端口。低電平有效的控制信號帶來的額外的邏輯可能拉長了執(zhí)行時(shí)間（runtime），將導(dǎo)致更低的FPGA資源利用率，也將影響時(shí)序和功耗。
同步復(fù)位
同步低復(fù)位
同步低復(fù)位的代碼如下：
module reset( input clk, input rst, input [1:0] in, output reg [1:0] out ); always @ (posedge clk) begin if (rst == 'b0) out <= 'd0 ; else out <= in ; endendmodule在使用vivado RTL 分析對應(yīng)的電路結(jié)構(gòu)如下：
RTL電路結(jié)構(gòu)
使用vivado綜合后結(jié)構(gòu)如下：
綜合后的實(shí)際電路
由于xilinx的器件結(jié)構(gòu)中的觸發(fā)器為高復(fù)位，所以會引入LUT實(shí)現(xiàn)復(fù)位信號的功能，引入額外的邏輯資源。
同步高復(fù)位
同步高復(fù)位的代碼如下：
module reset(
input clk,
input rst,
input [1:0] in,
output reg [1:0] out
);
always @ (posedge clk) begin
if (rst == 'b1)
out <= 'd0 ;
else
out <= in ;
end
endmodule在使用vivado RTL 分析對應(yīng)的電路結(jié)構(gòu)如下：
RTL電路結(jié)構(gòu)
使用vivado綜合后結(jié)構(gòu)如下：
綜合后的實(shí)際電路
由于xilinx的器件結(jié)構(gòu)中的觸發(fā)器為高復(fù)位，所以在使用同步高復(fù)位時(shí)，直接會將復(fù)位信號連接到復(fù)位輸入端。
同步復(fù)位的優(yōu)缺點(diǎn)
「同步復(fù)位的優(yōu)點(diǎn)：」
-
有利于仿真器仿真；
-
設(shè)計(jì)的系統(tǒng)全部是同步時(shí)序電路，有利于時(shí)序分析，可綜合出更高性能的電路；
由于同步復(fù)位信號是被時(shí)鐘啟動(Launch)和鎖存(Latch)，而啟動和鎖存的時(shí)鐘彼此同步，所以復(fù)位信號的到達(dá)時(shí)間(Arrival Time)和所需時(shí)間(Required Time)就能很輕易地確定并進(jìn)行正確的時(shí)序裕度(slack)分析。
-
可以濾除高于時(shí)鐘頻率的復(fù)位毛刺，保證系統(tǒng)更加穩(wěn)定；
-
對于邏輯器件內(nèi)部的資源存在同步復(fù)位的端口時(shí)，使用同步復(fù)位時(shí)會節(jié)省FPGA的邏輯資源。
「同步復(fù)位的缺點(diǎn)：」
- 對于邏輯器件的目標(biāo)庫內(nèi)的 DFF 都只有異步復(fù)位端口的情況，如果采用同步復(fù)位的話，綜合器就會在寄存器的數(shù)據(jù)輸入端口插入組合邏輯，這樣就會一方面額外增加 FPGA 內(nèi)部的邏輯資源，另一 方面也增加了相應(yīng)的組合邏輯門時(shí)延，因此較難綜合出更高性能的電路。
- 復(fù)位信號的有效時(shí)長必須大于時(shí)鐘周期，才能真正被系統(tǒng)識別并完成復(fù)位。同時(shí)還要考慮諸多其他因素（諸如時(shí)鐘偏移、組合邏輯路徑延時(shí)、復(fù)位延時(shí)等），所以復(fù)位信號有時(shí)需要脈沖展寬，用以保證時(shí)鐘有效期間有足夠的復(fù)位寬度（此處可當(dāng)做單信號的跨時(shí)鐘處理，類似單信號的跨時(shí)鐘處理方式）。
復(fù)位丟失示例
上圖為快時(shí)鐘的同步信號傳輸給慢時(shí)鐘后造成復(fù)位丟失，具體解決方法可參考單信號的快時(shí)鐘域轉(zhuǎn)慢時(shí)鐘域的跨時(shí)鐘處理方法。
某些情況不太適用同步復(fù)位
在一些情況中，在出于節(jié)省功耗的目的而使用門控時(shí)鐘時(shí)，就可能出現(xiàn)問題。在復(fù)位信號發(fā)出時(shí)，時(shí)鐘可能關(guān)閉。在這種情況下只能使用異步復(fù)位，并在時(shí)鐘恢復(fù)前移除復(fù)位信號。
又如不同的芯片在復(fù)位的時(shí)候不能把自身的總線接口重置成三態(tài)或者輸入狀態(tài)，而是總線上有多個(gè)芯片同時(shí)通過接口將數(shù)據(jù)輸出到總線,總線上將出現(xiàn)電平?jīng)_突，嚴(yán)重時(shí)可能導(dǎo)致接口損壞。因此，在這種時(shí)候，同步復(fù)位就不太適用。
門控時(shí)鐘導(dǎo)致同步復(fù)位丟失
如果 ASIC/FPGA有內(nèi)部三態(tài)總線，需要時(shí)鐘來產(chǎn)生復(fù)位。為了阻止芯片上電時(shí)內(nèi)部三態(tài)總線出現(xiàn)競爭，芯片應(yīng)當(dāng)有下圖所示的異步上電復(fù)位。
輸出使能的異步復(fù)位
當(dāng)然也可以使用同步復(fù)位信號，但是也必須使用復(fù)位信號直接撤銷三態(tài)使能。
用于輸出使能的同步復(fù)位
這種同步技術(shù)的優(yōu)點(diǎn)是能簡化復(fù)位–高阻這一路徑的時(shí)序分析。
異步復(fù)位（完全異步）
異步低復(fù)位
異步低復(fù)位的代碼如下：
module reset_async(
input clk,
input rst_n,
input [1:0] in,
output reg [1:0] out
);
always @ (posedge clk or negedge rst_n) begin
if (rst_n == 'b0)
out <= 'd0 ;
else
out <= in ;
end
endmodule在使用vivado RTL 分析對應(yīng)的電路結(jié)構(gòu)如下：
RTL電路結(jié)構(gòu)
使用vivado綜合后結(jié)構(gòu)如下：
由于xilinx的器件結(jié)構(gòu)中的觸發(fā)器為高復(fù)位，所以會引入LUT實(shí)現(xiàn)復(fù)位信號的功能，引入額外的邏輯資源。
異步高復(fù)位
異步高復(fù)位的代碼如下：
module reset_async(
input clk,
input rst,
input [1:0] in,
output reg [1:0] out
);
always @ (posedge clk or posedge rst) begin
if (rst == 'b1)
out <= 'd0 ;
else
out <= in ;
end
endmodule在使用vivado RTL 分析對應(yīng)的電路結(jié)構(gòu)如下：
image-20230508141755409
使用vivado綜合后結(jié)構(gòu)如下：
這里綜合后也沒有引入新的組合邏輯資源，在該層次看并沒有什么影響，「但是Xilinx FPGA綜合規(guī)則中：有和沒有異步復(fù)位的寄存器不能被包裝在一個(gè)Slice，不同異步復(fù)位的寄存器不能被包裝在一個(gè)Slice，這就導(dǎo)致在Slice中的資源無法充分利用從而造成資源浪費(fèi)。」
異步復(fù)位的優(yōu)缺點(diǎn)
「異步復(fù)位電路的優(yōu)點(diǎn)：」
- 大多數(shù)目標(biāo)器件庫的DFF都有異步復(fù)位端口，因此采用異步復(fù)位可以節(jié)省資源。
- 設(shè)計(jì)相對簡單，異步復(fù)位信號識別方便，而且可以很方便的使用FPGA的全局復(fù)位端口GSR。
「異步復(fù)位電路的缺點(diǎn)：」
所有異步信號的缺點(diǎn)也同時(shí)等效是異步復(fù)位信號的問題，復(fù)位信號從本質(zhì)講就是一個(gè)頻繁使用的控制信號，因此可以總結(jié)其缺點(diǎn)如下。
- 復(fù)位信號容易受到毛刺的影響；
- 因?yàn)槭钱惒竭壿嫞瑹o法避免地存在亞穩(wěn)態(tài)問題。
- 靜態(tài)定時(shí)分析比較困難，靜態(tài)時(shí)序分析一般是針對同步設(shè)計(jì)的，都是基于時(shí)鐘周期來分析時(shí)序的。
- 對于 DFT（可測性設(shè)計(jì)）設(shè)計(jì)，如果復(fù)位信號不是直接來自于 I/O 引腳，在 DFT 掃描 和測試時(shí)，復(fù)位信號必須被禁止，因此需要額外的同步電路。
復(fù)位信號的“建立時(shí)間”與“保持時(shí)間”
由于復(fù)位信號實(shí)現(xiàn)了對D觸發(fā)器的控制（置位信號同理），所以但是本質(zhì)上也是實(shí)現(xiàn)了控制相關(guān)物理電路進(jìn)行開關(guān)實(shí)現(xiàn)置位或者復(fù)位，由于異步復(fù)位與系統(tǒng)時(shí)鐘毫無關(guān)系，不考慮其余因素時(shí)，異步復(fù)位可以在任意時(shí)刻撤除。但復(fù)位信號恰好在時(shí)鐘沿附近時(shí)，復(fù)位（置位）信號同樣也要滿足相應(yīng)的“亞穩(wěn)態(tài)窗口”的不能移除的需求，滿足寄存器的“建立時(shí)間”與“保持時(shí)間”。
「恢復(fù)時(shí)間：」 如果復(fù)位信號在時(shí)鐘有效沿之前撤消，并且離時(shí)鐘有效沿非常接近，再加上時(shí)鐘有效沿到達(dá)各個(gè)觸發(fā)器有一定時(shí)間差(clock skew)，那么極有可能一部份觸發(fā)器仍處于復(fù)位狀態(tài)中而對時(shí)鐘沿沒有響應(yīng)，而一部份觸發(fā)器對時(shí)鐘有響應(yīng)，那么從這一個(gè)時(shí)鐘開始，電路的狀態(tài)已經(jīng)出錯(cuò)了。
「移除時(shí)間：」 如果復(fù)位信號在時(shí)鐘有效沿之后撤消，并且離時(shí)鐘有效沿非常接近，再加上時(shí)鐘有效沿到達(dá)各個(gè)觸發(fā)器有一定時(shí)間差(clock skew)，那么極有可能一部份觸發(fā)器從復(fù)位狀態(tài)中恢復(fù)并響應(yīng)了時(shí)鐘，而一部份觸發(fā)器沒有響應(yīng)，那么從這一個(gè)時(shí)鐘開始，電路的狀態(tài)已經(jīng)出錯(cuò)了
下圖中異步復(fù)位信號有足夠的恢復(fù)時(shí)間，異步復(fù)位能正常釋放。
image-20230508223914270
當(dāng)異步復(fù)位信號在時(shí)鐘上升沿附近撤除時(shí)，導(dǎo)致觸發(fā)器的輸出為亞穩(wěn)態(tài)，亞穩(wěn)態(tài)前文已經(jīng)討論過了，亞穩(wěn)態(tài)在電路中的危害是顯而易見的。
恢復(fù)時(shí)間不足造成的亞穩(wěn)態(tài)問題
如果你想讓某個(gè)時(shí)鐘沿起作用，那么你就應(yīng)該在 “恢復(fù)時(shí)間” 之前是異步控制信號變無效；如果你想讓某個(gè)時(shí)鐘沿不起作用，那么你就應(yīng)該在 “去除時(shí)間” 過后使控制信號變無效
我覺得這里其實(shí)本質(zhì)上就是要避開觸發(fā)器的建立時(shí)間和保持時(shí)間，避免在亞穩(wěn)態(tài)窗口附近寄存器的雙鎖存結(jié)構(gòu)和復(fù)位結(jié)構(gòu)同時(shí)作用，這將會引入亞穩(wěn)態(tài)。
異步復(fù)位同步釋放
異步確立和同步釋放的復(fù)位電路通常會提供比完全異步或完全同步復(fù)位更可靠的復(fù)位。
電路結(jié)構(gòu)如下圖所示：
異步復(fù)位同步釋放電路結(jié)構(gòu)
根據(jù)結(jié)構(gòu)可寫出代碼如下：
module reset_async_and_free_sync(
input clk,
input rst_n,
input [1:0] in,
output reg [1:0] out
);
reg rst_n_dly0,rst_n_dly1;
always @ (posedge clk or negedge rst_n) begin
if (rst_n == 'b0)begin
rst_n_dly0 <= 'd0 ;
rst_n_dly1 <= 'd0 ;
end
else begin
rst_n_dly0 <= 'd1 ;
rst_n_dly1 <= rst_n_dly0;
end
end
wire rstn = rst_n_dly1;
always @ (posedge clk or negedge rstn) begin
if (rstn == 'b0)
out <= 'd0 ;
else
out <= in ;
end
endmodule在使用vivado對應(yīng)的電路結(jié)構(gòu)如下：
使用vivado綜合后結(jié)構(gòu)如下：
異步復(fù)位、同步釋放優(yōu)點(diǎn)
異步復(fù)位、同步釋放具有異步復(fù)位和同步的優(yōu)點(diǎn)，主要是：
- 快速復(fù)位。只要復(fù)位信號一有效,電路就處于復(fù)位狀態(tài)。
- 有效捕捉復(fù)位。即使是短脈寬復(fù)位也不會丟失。
- 有明確的復(fù)位撤銷行為。復(fù)位的撤離是同步信號，因此有良好的撤離時(shí)序和足夠的恢復(fù)時(shí)間。
過濾復(fù)位毛刺
異步復(fù)位對毛刺很敏感，這就意味著任何滿足觸發(fā)器最小復(fù)位脈沖寬度的輸入都能引起觸發(fā)器復(fù)位。如果復(fù)位線受到毛刺的影響，這就真的成為問題了。在設(shè)計(jì)中，可能沒有足夠高頻的采樣時(shí)鐘來檢測復(fù)位上的小毛刺；下面將會介紹過濾掉毛刺的方法。該方法需要一個(gè)數(shù)字延時(shí)來過濾毛刺。復(fù)位輸入引腳也必須是施密特觸發(fā)器引腳才有助于毛刺過濾。下圖顯示了復(fù)位毛刺濾波器的電路和時(shí)序圖。
復(fù)位毛刺過濾
為了加人延時(shí)，一些生產(chǎn)商提供了用于延遲且能夠手動實(shí)例化的宏單元。如果沒有這樣的宏單元，設(shè)計(jì)人員就需要在優(yōu)化后的已綜合設(shè)計(jì)中手動加入延時(shí)。第二種方法需要創(chuàng)建一個(gè)包含較慢緩沖器的模塊，再多次實(shí)例化該模塊以達(dá)到所期望的延遲。基于這種思想，可以產(chǎn)生許多變種的解決辦法。
由于該方法使用了延遲鏈，因此一個(gè)缺點(diǎn)是所產(chǎn)生的延遲會隨著溫度、電壓和工藝而變化。必須注意確保延遲在所有PVT環(huán)境下都能滿足設(shè)計(jì)要求。
不“復(fù)位” 可以嗎？
如果針對Xilinx FPGA的設(shè)計(jì)應(yīng)用，我覺得不進(jìn)行 “復(fù)位” 是可以的，不必要的數(shù)據(jù)信號可以不進(jìn)行“復(fù)位”，這樣可以節(jié)省資源，在xilinx的白皮書中也是這樣建議的：
當(dāng)一個(gè)Xilinx的FPGA芯片被重新配置時(shí)，每一個(gè)單元都將被初始化。在某種意義上講，這是一個(gè)上電之后的“終極的”全局復(fù)位操作，因?yàn)樗粌H僅是對所有的觸發(fā)器進(jìn)行了復(fù)位操作，還初始化了所有的RAM單元。隨著Xilinx FPGA芯片內(nèi)部的嵌入式RAM資源越來越多，這種“終極的”全局復(fù)位操作越來越有意義。對所有的RAM單元進(jìn)行預(yù)定義，在軟件仿真和實(shí)際操作中都是非常有幫助的，因?yàn)檫@樣避免了在上電時(shí)采用復(fù)雜的啟動順序來清除存儲單元內(nèi)容的操作。
通常可以將設(shè)計(jì)分為兩部分，控制路徑和數(shù)據(jù)路徑
- 部分?jǐn)?shù)據(jù)路徑的初始值并不重要，此時(shí)的重置是不必要的。
- 只在設(shè)計(jì)中需要獲得有效幀信號或設(shè)計(jì)回到已知良好狀態(tài)的部分使用外部復(fù)位。
雖然在這里提到了不進(jìn)行復(fù)位，但是不得不注意的是Xilinx的FPGA在上電后會對芯片內(nèi)的資源進(jìn)行復(fù)位，所以即使相關(guān)寄存器不進(jìn)行復(fù)位，在芯片上電后也是能知道恢復(fù)到了芯片設(shè)置的默認(rèn)狀態(tài)的。在xilinx平臺，部分復(fù)位設(shè)計(jì)實(shí)際是沒有多大意義的。
無復(fù)位電路
編寫代碼使得輸入做一級寄存處理，然后再將寄存輸出的結(jié)果輸出給out寄存器，此時(shí)對out這個(gè)寄存器不做復(fù)位處理。編寫代碼如下：
module noreset(
input clk,
input rst_n,
input [1:0] in,
output reg [1:0] out
);
reg [1:0] in_r;
always @ (posedge clk) begin
if (rst_n == 'b0)begin
in_r <= 'd0 ;
//out <= 'd0 ;
end
else begin
in_r <= in;
out <= in_r;
end
end
endmodule在使用vivado RTL分析后對應(yīng)的電路結(jié)構(gòu)如下，從結(jié)構(gòu)圖中可以看到，第二級的輸出寄存器沒有添加相關(guān)復(fù)位信號控制邏輯資源。
使用vivado綜合后結(jié)構(gòu)如下，對輸出寄存器沒有設(shè)置復(fù)位，在綜合分析時(shí)會自動設(shè)置復(fù)位信號為無效。
復(fù)位網(wǎng)絡(luò)
在一個(gè)設(shè)計(jì)中，無論是同步復(fù)位還是異步復(fù)位，其扇出數(shù)量往往僅次于時(shí)鐘網(wǎng)絡(luò)。復(fù)位網(wǎng)絡(luò)通常會被布線在全局網(wǎng)絡(luò)上，在布線的時(shí)候需要控制各個(gè)路徑的時(shí)鐘偏移保持在大致相等的水平上，使復(fù)位能“同時(shí)”撤離。
下圖為一個(gè)樹狀全局復(fù)位網(wǎng)絡(luò)。
樹狀全局復(fù)位網(wǎng)絡(luò)
當(dāng)復(fù)位信號驅(qū)動的模塊和信號過多時(shí)，會導(dǎo)致扇出過大，從而使得布局布線變得困難。下圖為一個(gè)全局復(fù)位網(wǎng)絡(luò)的例子，從圖中可以看出，復(fù)位信號扇出很大，資源分布散亂，從而給布局、布線帶來很大的困難，增加了EDA的編譯負(fù)擔(dān)。
復(fù)位網(wǎng)絡(luò)扇出過大
考慮下圖的復(fù)位方案也會存在，由于rst_ol和rst_o2在撤離時(shí)可能存在一個(gè)時(shí)鐘周期的偏差，因此，在實(shí)際電路系統(tǒng)中，該方式有可能導(dǎo)致復(fù)位失敗，與前文提到的亞穩(wěn)態(tài)的多個(gè)同步器道理相同。
多個(gè)復(fù)位同步器網(wǎng)絡(luò)
比較合理的設(shè)計(jì)如下圖：
模塊化復(fù)位同步網(wǎng)絡(luò)
圖中的復(fù)位電路首先用兩級寄存器對復(fù)位進(jìn)行同步，得到根復(fù)位信號后再對其用復(fù)位同步器進(jìn)行分發(fā)。由于同步后的根復(fù)位信號不會帶來亞穩(wěn)態(tài)的問題，因此，在分發(fā)根復(fù)位信號時(shí)再次使用兩級寄存器對根復(fù)位信號進(jìn)行同步和分發(fā)是很安全的。
根復(fù)位信號經(jīng)過復(fù)位同步器分發(fā)后，各個(gè)子復(fù)位網(wǎng)絡(luò)是各自獨(dú)立的，并且扇出的數(shù)量比根復(fù)位網(wǎng)絡(luò)要小很多。在布局布線的時(shí)候，這些子復(fù)位網(wǎng)絡(luò)需要一一進(jìn)行約束和時(shí)序分析。一般情況下，在設(shè)計(jì)的頂層代碼中劃分專門的復(fù)位模塊，由該模塊統(tǒng)一處理電路所需要的所有復(fù)位信號，使復(fù)位的方案更加清晰安全。在設(shè)計(jì)中，將復(fù)位電路的處理分散到各個(gè)底層模塊是不安全的，有可能導(dǎo)致不同模塊間的復(fù)位行為不一致，使電路因復(fù)位失敗而工作在異常的狀態(tài)上。
模塊化復(fù)位網(wǎng)絡(luò)
上圖為使用模塊化的復(fù)位的布局布線的結(jié)果，可以看到，復(fù)位信號經(jīng)過模塊化的處理后，降低了扇出，更有利于提高電路的工作性能。
多時(shí)鐘域的復(fù)位
在多時(shí)鐘域電路中，合理的復(fù)位處理方式應(yīng)如下圖所示。各個(gè)時(shí)鐘域的復(fù)位信號由各自的時(shí)鐘進(jìn)行同步。在每個(gè)時(shí)鐘域內(nèi)，電路總是能被正確地復(fù)位。
小結(jié)
本文分析了復(fù)位的用途，通過同步復(fù)位和異步復(fù)位兩個(gè)示例表示了在Xilinx FPGA中的不同復(fù)位的編寫方法綜合出的實(shí)際電路，指導(dǎo)我們在實(shí)際應(yīng)用中去合理的進(jìn)行復(fù)位設(shè)計(jì)，同時(shí)引入了恢復(fù)時(shí)間和去除時(shí)間的概念，進(jìn)一步解釋了在復(fù)位時(shí)，復(fù)位信號和時(shí)鐘信號應(yīng)該遵守的相關(guān)約定，進(jìn)而結(jié)合異步復(fù)位的優(yōu)點(diǎn)和同步復(fù)位的優(yōu)點(diǎn)，介紹了異步復(fù)位同步釋放的復(fù)位設(shè)計(jì)方法，在最后介紹了合理的復(fù)位網(wǎng)絡(luò)設(shè)計(jì)與多時(shí)鐘域的復(fù)位設(shè)計(jì)。根據(jù)本文的分析，可以小結(jié)一下關(guān)于復(fù)位的相關(guān)操作的注意事項(xiàng)以及復(fù)位設(shè)計(jì)的小技巧：
- 異步確立和同步釋放的復(fù)位電路通常提供比完全異步或完全同步復(fù)位更可靠的復(fù)位。
- 復(fù)位電平的選擇跟芯片結(jié)構(gòu)有關(guān)，根據(jù)具體使用的芯片屬性選擇合適的復(fù)位電平。
- 建議采用異步復(fù)位同步化（異步復(fù)位同步釋放處理）。
- 全局復(fù)位并不是最佳方式，可使用模塊化方式去處理復(fù)位信號。
- 并不是所有時(shí)序電路都要加復(fù)位，但對于控制信號以及必須知道初始狀態(tài)的情況，必要的復(fù)位是不可少的。
- 對每個(gè)獨(dú)立的時(shí)鐘區(qū)域必須利用一個(gè)分開的復(fù)位同步器。
Reference
- FPGA-xilinx系列芯片的復(fù)位，你真的明白嗎？
- (FPGA同步復(fù)位、異步復(fù)位、異步復(fù)位同步釋放 - 孤獨(dú)的單刀
- 移除時(shí)間和恢復(fù)時(shí)間
- FPGA基礎(chǔ)學(xué)習(xí)(9) -- 復(fù)位設(shè)計(jì) - 肉娃娃
- wp272: Get Smart About Reset: Think Local, Not Global
- 正點(diǎn)原子邏輯設(shè)計(jì)指南
- 高級FPGA設(shè)計(jì)：結(jié)構(gòu)、實(shí)現(xiàn)和優(yōu)化
- 硬件架構(gòu)的藝術(shù)
- 《FPGA實(shí)戰(zhàn)演練. 高級技巧篇》——王敏志編著