功能框圖
下圖展示了LMK04828的完整功能結構，大致分為了時鐘產生、功能控制、同步控制、時鐘輸出幾個部分。
使用概述
LMK0482x系列是多用途、凈化抖動的雙PLL電路，其用戶可編程設置可支持一套靈活的配置，以滿足許多不同的應用要求。PLL1經過優化，可使用外部VCXO作為PLL振蕩器，而PLL2包括一個雙范圍的集成VCO，并將VCO輸出分配給7個集成的10位通道分頻器和一個13位SYSREF分頻器，從而產生多達8個不同頻率的14個差分時鐘輸出。
主要的使用情況是作為雙環抖動凈化器（雙環模式），當使用頻率精度好但相位噪聲差的參考時鐘來產生超低抖動的輸出時鐘。當參考時鐘頻率和輸出時鐘頻率的最大公除數較小時，雙環模式也有助于在時鐘生成PLL中保持較高的檢相器頻率和環路帶寬，避免了低檢相器頻率導致輸出時鐘相位噪聲升高。
兩個PLL都可以選擇禁用。通過禁用PLL1，LMK0482x可用作標準的單PLL時鐘發生器，并集成VCO（單環模式）。通過禁用兩個PLL，LMK0482x可作為一個分配緩沖器/分頻器，直接將輸入基準連接到時鐘分頻器和SYSREF分頻器。時鐘輸出分頻器也可被旁路或設置為1分頻，以實現僅分配模式。
在典型的雙環配置中，外部VCXO被連接到PLL1的N分頻器，而集成VCO直接連接到N分頻器。然而，通過將PLL2的分頻時鐘或SYSREF輸出路由至PLL1、PLL2或兩個PLL的N分頻器，LMK0482x可在參考輸入相位與時鐘輸出相位之間建立起確定的相位關系，這種配置系列稱為零延遲模式。利用零延遲模式，多個LMK0482x可以級聯，以扇形方式輸出更多的輸出，同時在整個器件鏈中保持可預測的輸入-輸出相位。零延遲模式支持單環和雙環模式，有兩種雙環配置：嵌套雙環（反饋連接到PLL1 N分頻器）和級聯雙環（反饋連接到PLL2 N分頻器）。
LMK0482x可用于JESD204B系統，為多達7個器件提供設備時鐘和SYSREF。然而，通過對輸出端進行編程以共享時鐘分頻器，也可采用替代（非JESD204B）系統。可以支持JESD204B和替代系統的任何混合。
抖動清除
LMK0482x系列的雙回路PLL架構可在廣泛的輸出頻率和相位噪聲集成帶寬范圍內提供最低的抖動性能。
第一級PLL（PLL1）由外部參考時鐘驅動，并使用外部VCXO或可調諧晶體為第二級倍頻PLL（PLL2）提供頻率準確、低相位噪聲的參考時鐘。PLL1通常使用一個窄環帶寬（10Hz至200Hz），以保持參考時鐘輸入信號的頻率精度，同時抑制參考時鐘可能沿其路徑或從其他電路積累的較高偏移頻率相位噪聲。
這個的參考時鐘為PLL2提供了參考輸入。提供給PLL2的低相位噪聲參考允許PLL2以寬環路帶寬（通常為50kHz 至 200kHz）運行。PLL2的環路帶寬的選擇是為了利用內部VCO卓越的高偏移頻率相位噪聲曲線，以及參考VCXO或可調諧晶體的良好的低偏移頻率相位噪聲。通過讓外部VCXO或晶體相位噪聲在低偏移頻率上主導最終輸出相位噪聲，以及讓內部VCO相位噪聲在高偏移頻率上主導最終輸出相位噪聲，實現了超低抖動。這實現了最佳的整體相位噪聲和抖動性能。
支持JEDEC、JESD204B
LMK0482x系列提供對JEDEC、JESD204B的支持。LMK0482x利用7個設備時鐘(DCLKoutX)和7個SYSREF時鐘(SDCLKoutY)為多達7個JESD204B目標提供時鐘。每個設備時鐘都與一個SYSREF時鐘組合在一起。用戶可以對SYSREF時鐘進行重新編程，使其作為非JESD204B時鐘要求的應用的額外設備時鐘。
三個 PLL1 冗余參考輸入
LMK0482x系列為PLL1提供了最多三個參考時鐘輸入。它們是CLKin0、CLKin1和CLKin2。根據CLKin_SEL_MODE選擇有效時鐘。自動或手動切換可以在這些輸入之間發生。CLKin0、CLKin1和CLKin2都有各自的PLL1 R分頻器。CLKin0、CLKin1和CLKin2分別支持差分或單端輸入，并支持直流耦合或交流耦合。
CLKin1是共享的，用作外部零延遲反饋（FBCLKin），或用于外部VCO（Fin）。CLKin2作為OSCout使用，是共享的。要使用CLKin2作為輸入，OSCout必須關閉電源。通過外部引腳CLKin_SEL0和CLKin_SEL1可以實現參考時鐘之間的快速手動切換。對于時鐘分配模式，參考信號被應用到Fin引腳，用于時鐘分配。CLKin0也可以用來通過器件分配SYSREF信號。在這種使用情況下，CLKin0可以由Fin重新計時，也可以直接路由到SYSREF輸出。
VCXO/晶體緩沖輸出
CLKin2可以被配置為OSCout，默認是PLL1反饋/PLL2參考輸入（OSCin）的緩沖副本。這個參考輸入通常是一個低噪聲的VCXO或晶體。當使用VCXO時，在LMK0482x被編程之前，該輸出可用于為外部設備（如微控制器、FPGA和CPLD）提供時鐘。
OSCout緩沖器的輸出類型可編程為LVDS、LVPECL或LVCMOS。OSCout LVPECL模式只支持240Ω的發射極電阻。VCXO/晶體緩沖輸出可以通過使用級聯零延遲模式與VCO時鐘分配輸出同步。VCXO/晶體的緩沖輸出與CLKin有確定的相位關系。
頻率保持
當PLL1的參考輸入丟失時，LMK0482x系列可進入保持模式，直至重新建立有效的參考時鐘信號。保持模式迫使PLL1 VCXO的控制引腳產生恒定的直流電壓輸出，確保在參考輸入缺失時，頻率漂移最小。
PLL2集成環路濾波器極點
LMK0482x系列為PLL2提供了可編程的三階和四階環路濾波器極點。這些內部電阻和電容值可從固定的數值范圍中選擇，以實現三階或四階環路濾波器響應。集成的可編程電阻和電容對安裝在芯片附近的外部元件作用。通過對集成電阻和電容的編程，可以有效地禁用這些集成元件。到它們的最小值。
內部VCO
LMK0482x系列有兩個內部VCO，由VCO_MUX選擇。所選VCO的輸出被路由至時鐘分配路徑。同樣的選擇也通過一個預分頻器和N分頻器反饋給PLL2相位檢測器。
外部VCO模式
Fin/Fin*輸入允許外部VCO與LMK0482x系列的PLL2一起使用。使用外部VCO可避免將CLKin1用于其他用途。
時鐘分配
LMK0482x系列具有總共14個PLL2時鐘輸出，由內部或外部VCO驅動。所有PLL2時鐘輸出均具有可編程的輸出類型。它們可被編程為LVPECL、LVDS或HSDS，或LCPECL。
如果OSCout包括在LMK0482x系列能夠分配的時鐘輸出總數中，那么最多可有15個差分時鐘。OSCout可以是OSCin、DCLKout6、DCLKout8或SYSREF的一個緩沖版本。它的輸出格式可以編程為LVDS、LVPECL或LVCMOS。OSCout LVPECL模式只支持240Ω的發射極電阻。
下面討論時鐘分配通道的具體功能，允許用戶控制輸出時鐘的幾個方面。
器件時鐘分頻器
每個設備時鐘，DCLKoutX，都有一個單時鐘輸出分頻器。該分頻器支持1到32的分頻范圍（偶數和奇數），輸出占空比為50%，使用占空比校正模式。這個分頻器的輸出也可以導向SDCLKoutY，其中Y=X+1。
SYSREF時鐘分配器
SYSREF時鐘，SDCLKoutY，都有一個共同的分頻器。該分頻器支持8到8191的分頻范圍（偶數和奇數）。
器件時鐘延時
器件時鐘包括模擬和數字延遲，用于調整時鐘輸出的相位。模擬延遲允許一個標稱的25ps步長，總延遲范圍為0到575ps。啟用模擬延遲后，除了編程值外，還增加了500ps的額定延遲。數字延遲允許一組輸出被延遲4到32個VCO周期。延遲步驟可以小到時鐘分配路徑周期的一半。例如，2GHz的VCO頻率導致250ps的粗調步驟。粗調（數字）延遲值在SYNC事件后對時鐘輸出產生影響。
有兩種方法來使用數字延遲。
- 固定數字延遲 - 允許所有的輸出在SYNC事件后有一個已知的相位關系。通常是在啟動時進行。
- 動態數字延遲 - 允許時鐘的相位關系在時鐘繼續工作時發生變化。
本地數字延遲和SYSREF_HS位允許每個單獨的SYSREF輸出被延遲，從1.5到11個VCO周期。通過使用DCLKoutX_HS位，延遲步驟可以小到時鐘分配路徑周期的一半。例如，一個2-GHz的VCO頻率導致250ps的粗調諧步長。
無突變半步和無突變模擬延遲
器件時鐘包括一個功能，以確保在啟用時半步和模擬延遲操作的無故障運行。
可編程輸出格式
為了提高靈活性，所有LMK0482x系列器件和SYSREF時鐘輸出，DCLKoutX和SDCLKoutY，都可以編程為LVDS、HSDS、LVPECL或LCPECL輸出類型。OSCout可以被編程為LVDS、LVPECL或LVCMOS輸出類型。OSCout LVPECL模式只支持240-Ω的發射極電阻。
任何LVPECL輸出類型都可以被編程為1600-或2000-mVpp的振幅水平。2000-mVpp LVPECL輸出類型是德州儀器的專有配置，可產生2000-mVpp的差分擺幅，與許多數據轉換器兼容，被稱為2VPECL。
LCPECL允許直流耦合SYSREF到低壓轉換器。
時鐘輸出同步化
使用SYNC輸入會使所有活動的時鐘輸出共享一個上升沿，正如固定的數字延遲所編程的那樣。SYNC事件必須發生，數字延遲值才能生效。
零延遲
LMK0482x系列支持兩種類型的零延遲。
- 級聯式零延遲
- 嵌套式零延遲
級聯式零延遲模式建立了PLL2輸入時鐘(OSCin)與反饋復用器所選時鐘相位的固定確定性相位關系。零延遲反饋可以通過CLKout6、CLKout8、SYSREF的內部反饋進行，也可以通過FB_MUX選擇的外部反饋回路進入FBCLKin端口。因為OSCin與反饋時鐘有一個固定的確定相位關系，OSCout與反饋時鐘也有一個固定的確定相位關系。在這種模式下，PLL1輸入時鐘（CLKinX）與PLL2輸入時鐘（OSCin）也有一個固定的確定相位關系；這導致從CLKinX到時鐘輸出的所有時鐘之間有一個固定的確定相位關系。
嵌套零延遲模式建立了PLL1輸入時鐘(CLKinX)與反饋復用器所選時鐘相位的固定確定性相位關系。零延遲反饋可以通過CLKout6、CLKout8、SYSREF的內部反饋來執行，也可以通過FB_MUX選擇的外部反饋回路進入FBCLKin端口。
在不使用零延遲模式的情況下，從時鐘輸入到時鐘輸出有許多可能的固定相位關系，這取決于時鐘輸出的分頻值。仔細選擇零延遲反饋值可以減少從時鐘輸入到時鐘輸出的固定相位關系的數量，可能少到一個。因此，零延遲簡化了輸入到輸出的相位保證，特別是在多個器件之間。
使用外部零延遲反饋可以防止將CLKin1用于其他目的。
狀態引腳
LMK0482x提供了狀態引腳，這些引腳可以被監控以獲得反饋，或者在某些情況下，根據器件編程用于輸入。例如：
- CLKin_SEL0引腳可被配置為輸出，指示CLKin0的信號丟失。
- CLKin_SEL1引腳可以被配置為輸入，用于選擇有效時鐘輸入。
- Status_LD1引腳可以指示器件是否被鎖定（PLL1和PLL2鎖定）。
- Status_LD2引腳可以指示PLL2是否被鎖定。
狀態引腳可以被編程為其他各種輸出，包括PLL分頻器輸出、組合PLL鎖定檢測信號、PLL1 Vtune railing、SPI讀回等。