簡(jiǎn)介

LMK0482x系列是業(yè)界性能最高的時(shí)鐘調(diào)節(jié)器，支持JEDEC JESD204B。

PLL2的14個(gè)時(shí)鐘輸出可以配置為使用設(shè)備和SYSREF時(shí)鐘驅(qū)動(dòng)七個(gè)JESD204B轉(zhuǎn)換器或其他邏輯設(shè)備。可以使用直流和交流耦合提供SYSREF。不限于JESD204B應(yīng)用，14個(gè)輸出中的每一個(gè)都可以單獨(dú)配置為傳統(tǒng)時(shí)鐘系統(tǒng)的高性能輸出。高性能：擁有功率或性能之間進(jìn)行權(quán)衡的能力、雙VCO、動(dòng)態(tài)數(shù)字延遲、保持和無(wú)故障模擬延遲等功能，使LMK0482x系列成為提供靈活高性能時(shí)鐘樹的理想選擇。

特點(diǎn)

• 支持JEDEC JESD204B
• 超低均方根抖動(dòng)
• –88 fs均方根抖動(dòng)（12 kHz至20 MHz）
• –91 fs均方根抖動(dòng)（100 Hz至20 MHz），
• 底噪低，在245.76MHz噪底僅為–162.5 dBc/Hz
• PLL2最多14個(gè)差分設(shè)備時(shí)鐘
• 最多7個(gè)SYSREF時(shí)鐘
• 最大時(shí)鐘輸出頻率3.1 GHz
• PLL2輸出時(shí)鐘支持可編程輸出：LVPECL、LVDS、HSDS、LCPECL。
• PLL1最多1個(gè)緩沖VCXO/晶體輸出
• 支持時(shí)鐘編程為L(zhǎng)VPECL，LVDS、2xLVCMOS。
• 雙環(huán) PLL 架構(gòu)
• 歸一化[1 Hz]PLL噪底–227 dBc/Hz
• 鑒相器速率高達(dá)155 MHz
• OSCin倍頻器
• 兩個(gè)集成低噪聲VCO
• 最多3個(gè)冗余輸入時(shí)鐘
• 集成低噪聲晶體振蕩器電路
• 輸入時(shí)鐘丟失時(shí)的保持模式
• 自動(dòng)和手動(dòng)切換模式
• 無(wú)點(diǎn)擊切換和LOS
• PLL1
• PLL2
• 50%占空比輸出分頻器，1至32（偶數(shù)和奇數(shù)）。
• 精確數(shù)字延遲，動(dòng)態(tài)可調(diào)。
• 25 ps步進(jìn)模擬延遲。
• 多模：雙PLL、單PLL和時(shí)鐘分發(fā)
• 工業(yè)溫度范圍：–40至85°C；支持105°C PCB溫度（在熱墊上測(cè)量）。

LMK04828引腳圖

下圖是LMK04828引腳圖，包括了控制引腳、時(shí)鐘輸入、晶振輸入輸出、時(shí)鐘輸出、電源和地。下面依次介紹相關(guān)的引腳功能。

LMK04828引腳圖

引腳功能介紹

控制引腳功能

芯片包含了復(fù)位、控制芯片寄存器寫入的SPI相關(guān)引腳、芯片時(shí)鐘選擇引腳，下面進(jìn)行引腳功能的介紹。

晶振輸入輸出引腳功能

芯片包含了晶振輸入輸出引腳，下面進(jìn)行引腳功能的介紹。

時(shí)鐘輸入引腳功能

芯片包含了時(shí)鐘信號(hào)的引腳輸入，下面進(jìn)行引腳功能的介紹。

時(shí)鐘輸出引腳功能

芯片包含了四個(gè)時(shí)鐘輸出組，下面列舉了各個(gè)時(shí)鐘組包含的具體輸出：

• 時(shí)鐘組0：DCLKout0，SDCLKout1，DCLKout12，SDCLKout13。
• 時(shí)鐘組1：DCLKout2，SDCLKout3。
• 時(shí)鐘組2：DCLKout4，SDCLKout5，DCLKout6，SDCLKout7。
• 時(shí)鐘組3：DCLKout8，SDCLKout9，DCLKout10，SDCLKout11。

因?yàn)楦鱾€(gè)時(shí)鐘組的輸出時(shí)鐘功能類似，這里以時(shí)鐘組0為例介紹。