簡介

本文旨在介紹 安森美 (onsemi) 的在線 Elite Power 仿真工具和 PLECS 模型自助生成工具 (SSPMG) 所具有的技術優勢，提供有關如何使用在線工具和可用功能的更多詳細信息。我們首先介紹一些與 SPICE 和 PLECS 模型有關的基礎知識，接下來介紹開關損耗提取技術和寄生效應影響的詳細信息，并介紹虛擬開關損耗環境的概念和優勢。該虛擬環境還可用來研究系統性能對半導體工藝變化的依賴性。最后，本文詳細介紹對軟硬開關皆適用的 PLECS 模型以及相關的影響。總結部分闡明了安森美工具比業內其他用于電力電子系統級仿真的工具更精確的原因。

物理和可擴展 SPICE 建模

基于半導體物理學的物理和可擴展 SPICE 建模的引入替代了行為較不準確的SPICE 模型。此類行為模型無法代表復雜的現代功率器件，例如 SiC MOSFET 和 IGBT。安森美的物理 SPICE 模型可捕捉復雜效應，如反向恢復、自發熱以及因制造中的工藝技術分布而引起的電氣參數變化。首先會生成一個核心可擴展模型，然后通過調整特定的芯片布局和封裝參數，為采用相同技術的多個產品生成模型。

以下白皮書介紹了安森美的物理和可擴展建模的詳細信息1,2,3,4。這種建模能力是安森美的先進PLECS 建模能力的基石，在后續章節中有詳細介紹。

PLECS 基礎知識

PLECS 不是基于 SPICE 的電路仿真工具，此類工具重點關注的是電路元件的低級別行為5。而 PLECS 可通過優化的器件模型促進完整系統的建模和仿真，盡可能地提高速度和精度。因此像 SiC MOSFET 這樣的功率晶體管被視為簡單的開關，經過簡單配置后，可以顯示與導通和開關轉換相關的損耗。PLECS 模型稱為“熱模型”，包含導通和開關損耗的查找表以及 Cauer 或 Foster 等效網絡形式的熱鏈。通常，基于測量的損耗表與制造商提供的數據表一致。在仿真期間，PLECS 使用損耗表通過插值和/或外推的方法，獲得電路運行偏置點下的導通和開關損耗。

用于測量開關損耗的雙脈沖測試

測量開關損耗的一種常用方法是雙脈沖測試。理論原理圖如圖 1 所示。

圖 1.雙脈沖測試儀基本原理圖

它可以是半橋結構或四分之一橋結構。在測試之初，我們認為電感電流為零，或者說，電感已完全放電。原理如下：

第一步，低邊側開關導通，電感中的電流開始增加。當電感電流達到測量點時，低邊側開關關斷。此時，我們測量該電流的關斷損耗。然后，在高邊側續流二極管的作用下，電感電流繼續流動。由于二極管的壓降幾乎為零且持續時間很短，因此電感電流在該階段被視為恒定。最后，低邊側開關再次導通，并使用與前一個關斷時刻幾乎相同的電感電流測量開通損耗。在此配置中，開關以硬開關方式導通。

我們在白皮書“SiC 仿真”6中提到，雙脈沖測試儀的設置方式（半橋或四分之一橋）會影響開關損耗。SiC 肖特基二極管的 QC 遠低于 MOSFET 體二極管 QRR。由于高邊側開關/二極管中的該電荷/能量會在低邊側開關導通時耗散，因此相關電路設置（以及外部元件）會影響主開關損耗。此設置可稱為“升壓”型雙脈沖測試。開關電感連接到輸入電壓。有源開關連接在低邊側。無源開關可以是一個簡單的二極管，連接在高邊側。

雙脈沖多種可選原理圖

從上一段落中，我們可以通過前面所有的“升壓”型雙脈沖測試得出“降壓”型雙脈沖測試電路，如圖 2 中所示。

圖 2.雙脈沖“升壓”和“降壓”測試原理圖

在這種“降壓”結構中，更容易看到輸出對地短路。有源開關在高邊側，無源開關（也可以是二極管）在低邊側。理論上因為“降壓”型與“升壓”型相比完全對稱，獲得的結果應該相同。但實際上因為高邊側開關浮地，“降壓”型雙脈沖測試需要更復雜的測量設置。眾所周知，直接連接或低邊側探針要顯著優于差分或高邊側探針。因此，這種設置在現實中很少使用。

寄生效應

在本節中，我們將分析影響有源器件開關損耗的一些主要外部因素。我們已經在白皮書“SiC 仿真”6 中了解了高邊側二極管或 MOSFET 元件的影響。在同一篇白皮書中，我們還可以看到封裝或寄生元件的影響。但是 安森美物理和可擴展產品模型已經捕捉封裝影響。

電感電容

干擾有源開關損耗的第一個元件是開關電感的寄生電容（圖 3）。有關其效應的更多詳細信息，請參閱白皮書“使用物理和可擴展仿真模型評估參數和應用結果”7。使用下圖中的原理圖，在幾乎理想的雙脈沖測試電路中繪制了 Eon、Eoff 與帶有 22 mΩ/1200 V M3S SiC MOSFET (NTH4L022N120M3S) 的電感寄生電容的關系圖。

圖 3.用于仿真雙脈沖測試儀損耗的電感寄生電容

帶有 10 pF 寄生電容的電感是一個非常好的電感。帶有 100 pF 寄生電容的電感是普通電感。最后，帶有 1 nF 寄生電容的電感是非常差的電感。圖 4 和 5 顯示了這種寄生電容對漏極電流和電壓上升和下降時間的影響。

圖 4.導通時的漏電壓和電流取決于開關電感寄生電容值

圖 5.關斷時的漏電壓和電流取決于開關電感寄生電容值

開通時，由于電感寄生電容的作用，大電流尖峰增加。在雙脈沖測試中，很容易理解這個寄生電容會增加輸出電容 COSS。在關斷時，漏電壓上升時間隨著電容值增加。這是正常現象，因為用固定電流值給較大的電容充電需要更多時間。

我們可以在下圖中看到電感寄生電容對 Eon 損耗的影響。對于非常差的電感，電感寄生電容產生的損耗遠高于原生 MOSFET 電容 (COSS)。在圖 6 上，我們可以看出差電感造成的 MOSFET Eon 損耗幾乎翻倍。

圖 6.開關電感寄生電容對導通和關斷損耗的影響

在“降壓”型電路上也會有一樣的結果或效應。考慮到輸入和輸出端有一個大的去耦電容器，電容（CIN、COUT 和 CParasitic）是串聯的。等效電容的值在電感寄生電容的范圍內，該值應該更小。該等效電容與 MOSFET 并聯，如下一個理論原理圖（圖 7）中所示。

圖 7.開關電感寄生電容等效效應

在較小的緊湊型 DC-DC 轉換器中使用平面電感會引起這種現象，因為各層（或匝）以非常小的層間距離堆疊，導致電感的寄生電容較大。在低電壓應用中，該寄生電容就已經會帶來問題。對于使用 SiC 的高壓應用，電感寄生電容的效應會更為顯著。

PCB 漏感

我們將在此處討論的第二個寄生元件是 PCB 漏感。電源設計人員都知道，開關回路越小，性能越好。然而，在某些情況下，為了降低 EMI，可以使用鐵氧體磁珠產生一個小延遲來減慢電流上升沿，以便漏電壓下降。通過減慢電流斜率以使電壓達到“零”也有利于減少損耗。下面的實驗使用了一個理想的雙脈沖測試電路并在開關回路中添加了可變漏感（參見圖8）。其中開關中涉及的各種 PCB 元件之間的距離彼此越來越遠，來模擬更大的開關環路。

圖 8.用于仿真雙脈沖測試損耗的布局寄生電感

圖 9 和 10 顯示漏極電流和漏極-源極電壓隨 PCB 漏感的變化。

圖 9.開通時的漏電壓和電流取決于布局寄生電感值

圖 10.關斷時的漏電壓和電流取決于布局寄生電感值

在按預期開通時，電壓下降斜率 (dV/dt) 相似，而當 PCB 電感增加時，電流斜率 (dI/dt) 變慢。這會造成延遲，因此會像在軟開關情況下一樣降低 Eon 損耗。關斷時，電流下降沿相比電壓上升沿延遲，導致更多損耗。圖 11 中繪制了開關損耗。

圖 11.布局寄生電感對導通和關斷損耗的影響

由于 Eoff 通常低于 Eon，是否存在可能降低總損耗 Etotal 的折衷方案？

圖 12 繪制開通、關斷和總開關損耗與 PCB 漏感的函數關系。

圖 12.布局寄生電感對導通、關斷和總開關損耗的影響

采用100 nH 寄生電感的總開關損耗似乎有一個“最佳”值。但是，如圖 9 和10 中的綠色曲線所示，這個大電感值會引起大的振鈴。電流和電壓的 EMI 成分很重要，也會影響設計，需要復雜的濾波。由于 EMI 問題總是很難解決，因此難以找到合適的折衷方案。

去耦電容

得益于串聯電容網絡，與使用電感寄生電容實現的效果一樣，去耦電容可以起到相同的作用。在這種情況下，電容應當小并且與電感寄生電容在同一范圍內。但是，如果開關電感近乎理想，會發生什么情況？很直觀，母線電壓會降低。在實際應用中，設計人員需要在去耦電容的數量和母線上的壓降之間找到一個折衷方案。此折衷方案應力求盡量減少對損耗的影響。

通過配置相同的雙脈沖測試電路并包括具有不同去耦電容的輸入濾波器來評估對損耗的影響。（參見圖 13）

圖 13.用于仿真雙脈沖測試儀損耗的去耦電容器和輸入濾波器

圖 14 顯示與去耦電容值的函數關系的相同曲線（Eon、Eoff）。

圖 14.去耦電容對導通和關斷損耗的影響

低于 200 nF，Eon 降低，因為漏電壓也急劇降低。在 1 μF 和 10 μF 之間，Eon 略有下降，這微乎其微。高于 10 μF，對 Eon 的影響可以忽略不計。因此，對于 40 A 范圍內的電流，1 μF 至 10 μF 之間的去耦電容值較為適合。

分流電阻

用于感測電流的分流電阻具有電阻損耗，它可以輕微抑制（由于值相對較低）由 PCB 漏感、負載電感電容和去耦電容組成的諧振網絡。

在雙脈沖測試中接入一個分流電阻可以證明分流（及其位置）是否會影響損耗。（參見圖 15）

圖 15.用于仿真雙脈沖測試儀損耗的分流電阻

圖 16 繪制損耗與分流電阻值的函數關系。

圖 16.分流電阻對導通和關斷損耗的影響

對于40 A 電流的不切實際的大分流電阻值會降低 Eon 和 Eoff 損耗。然而，當分流電阻的值高于 100 mΩ 時，減少的能量損耗并不能補償分流電阻上增加的導通損耗。

測量方法

要生成表示器件損耗的 Eon 和 Eoff，必須構建盡可能理想且寄生效應很小的雙脈沖測試儀。在這種情況下，需應用具有極低寄生電容的電感、極短開關環路和高去耦電容值。因為該設置不適用于大規模生產，所以任何選定的元器件的成本或尺寸都無關緊要

根據應用重點使用半橋或四分之一橋結構。對于太陽能升壓應用，四分之一橋是首選。對于其他應用，半橋是首選。

雙脈沖測試是測量損耗的好方法嗎？

如果我們想要在寄生元件影響最小的情況下測量最低損耗，答案是“是的”，具體取決于測試平臺的質量。安森美先進的雙脈沖測試平臺是實現此目的非常好的工具。它可以比較 安森美不同代次下各種芯片尺寸（和 RDS(on)）和封裝的產品組合和。

然而，緊隨其后的問題是什么樣的損耗對客戶及其應用有影響？安森美測試平臺是雙脈沖測試環境中無數寄生邊界條件其中之一。顯然，當客戶在實際應用中評估損耗時，器件將不會在 安森美測試環境中運行。例如，數據表中給出的損耗值無法反映客戶環境中的損耗。

評估客戶應用中損耗的最佳方法是在特定的雙脈沖測試儀中引入精確的寄生元件。換句話說，此雙脈沖測試變得專用于您的應用。但是，為每個新設計或新客戶應用進行新的測量設置或調整現有設置并不切實際。此外，還必須考慮存在多級電路的情況，例如雙有源橋。這種情況下，初級和次級在工作點、線路布局和所涉及的元件方面可能不同，例如在特定一側測量的去耦電容和電感寄生電容。因此，需要調整雙脈沖測試平臺以評估每一級電路和配置中的損耗。人們很快就意識到，這本身就是一項永無休止的工作。

電力電子設計人員是否有其他方法為其應用獲得高度精確的損耗模型？

基于仿真的虛擬平臺可替代這種復雜且有限的基于測量的方法。該替代方法只能使用非常精確的器件仿真模型。簡而言之仿真優勢遵循眾所周知的“Garbage-in, Garbage-out”（垃圾進，垃圾出）理論。借助 安森美提供的久經驗證的物理和可擴展 SPICE1、2、3、4 模型，設計人員能夠通過快速仿真而不是耗時、昂貴的基于測量的方法，為其應用實現最精確的損耗模型。設計人員可以構建參數化仿真，在一個周期內運行多個案例，并通過自動化快速獲得結果。安森美深知這種方法給客戶帶來的巨大益處，推出了 PLECS 模型自助生成工具 (SSPMG)，可在這里獲取。

擴展的開關損耗仿真原理圖 PLECS 模型

在 SSPMG 中，onsemi 已納入 30 多個參數來調整雙脈沖測試儀仿真原理圖，以提取 SiC MOSFET 分立器件和功率模塊損耗。圖 18 顯示分立式產品的原理圖。所有參數都是為了反映應用中的所有特定情況和所有可能的電路級數。此外，還可以定制柵極驅動電壓。

圖 17.引入寄生效應以反映實際應用的分立式產品典型雙脈沖測試儀原理圖

圖 18.用于 PLECS 生成模型的分立式產品雙脈沖測試儀原理圖

為了生成 PLECS 模型，用戶在圖 18 右側所示的表格中輸入原理圖的參數值。完整列表如圖 19 所示。

圖 19.雙脈沖測試儀生成 PLECS 模型的示例參數值

用戶根據工程專業知識、布局限制、寄生參數合理值、電路結構輸入參數，

并非需要所有參數，有些可能不會出現在用戶應用案例中。例如，出于 EMI 目的，可能使用也可能不使用并聯在漏極-源極之間的電容來抑制漏電壓 dv/dt。

默認情況下，大多數參數設置為零。在這種情況下，它僅反映器件性能，不反映特定使用情況下的器件性能。

圖 20 顯示用于生成硬開關 PLECS 模型的 SSPMG 工作范圍定義。

圖 20.僅硬開關的工作范圍設置

通過 PLECS 模型中的密集損耗表提高精度

如前所述，半導體的導通損耗和開關損耗都與電流、電壓和溫度呈高度非線性關系。由于測量非常耗時，典型的基于數據表的 PLECS 模型不是很密集。這會直接導致電路仿真時插值不夠精確，推導也相當不精確，如圖21 所示。在 SSPMG 中，用戶可以根據自己的需要設置損耗表的范圍（在器件規格限制內）和密度。幾分鐘內即可獲得結果。借助此功能，用戶可以在電路仿真過程中確保 PLECS 的精確插值和不用推導。Elite Power 仿真工具中的默認 PLECS 模型本質上已經很密集。

圖 21.利用小數據集和大數據集插值和外推錯誤

利用密集的數據集，PLECS 進行的用于評估開關和導通損耗的插值將更加精確。這反過來又確保了對損耗、效率和溫度的精確應用分析。

在 PLECS 模型中包含軟開關

傳統雙脈沖測試中未獲得的一項缺失和關鍵信息是軟開關操作情況下的損耗。典型雙脈沖測試儀只適用于硬開關。

熟悉軟開關技術（LLC、CLLC 等全諧振級或者全橋相移或雙有源橋等暫態諧振級）的設計人員都知道，如果在發生開關事件之前有足夠的諧振能量，就可以實現軟開關。否則，如果能量低于所需量，則可以實現部分軟開關，在諧振回路完全沒有諧振能量的情況下，甚至就是硬開關。

以下基本原理圖顯示了硬開關和軟開關轉換電流（參見圖 22 和 23）。

圖 22.硬開關轉換

在硬開關轉換中，存儲在導通器件中的能量在導通的器件中丟失。在軟開關中，此能量從導通的器件轉移到關斷的器件，對比圖 23 和圖 22 可以看出。

圖 23.軟開關轉換

開關事件在圖24 下恢復。對于關斷事件，所示的開關電流方向是開關事件或關斷之前的方向。對于導通事件，所示的開關電流方向是開關事件或導通之后的方向。

圖 24.開關事件合成

安森美新的Elite Power 仿真工具和 SSPMG 中包含了適用于軟開關的PLECS 模型，該工具在典型雙脈沖測試儀中引入了一個小的修改（參見圖 17），以便以軟開關方式工作（參見圖25）。它還包含其他參數，以在發生開關事件時捕捉諧振電感中的 dI/dt。

圖 25.引入寄生效應以反映實際應用的分立式產品軟開關雙脈沖測試儀原理圖

根據法拉第感應定律 E=L*dI/dt，此 dI/dt 直接與諧振電感電壓關聯。“反射”電壓源代表變壓器電壓，有助于設置諧振電感中的 dI/dt。

用戶還可以輸入發生諧振轉換時高邊側和低邊側開關之間允許的最大死區時間。用戶可以在 SSPMG 中選擇硬或軟開關類型。當用戶輸入選擇軟開關操作時，所有附加的軟開關相關參數會自動出現，如圖 26 所示。

圖 26.硬開關和軟開關的工作范圍設置

有了這些額外的參數，安森美讓客戶能夠預測硬開關、軟開關或部分軟開關的任何開關情況下的損耗。

設計人員現在可以了解其應用針對特定設計或參數集的真實性能或損耗。他們還可以看到模式之間的轉換發生在哪些工作點，以及對損耗、效率或溫度的影響。

安森美通過用于損耗生成模型的 SSPMG 和用于應用仿真的 Elite Power 仿真工具，以非常易于使用和簡單的方式簡化了軟開關拓撲性能的評估。

邊界 PLECS 模型生成

傳統的基于測量的 PLECS 模型適用于制造中的典型或標稱過程案例。安森美已根據實際制造分布為 SiC MOSFET 開發了精確的邊界和統計學 SPICE 模型。利用這些器件級邊界模型，安森美讓 SSPMG 和 Elite Power 仿真工具的用戶能夠在系統級探索其應用對半導體工藝變化的穩健性。柵極氧化層厚度、電子遷移率和外延區摻雜濃度（僅舉幾例）等不相關的工藝參數共同作用，導致閾值電壓 Vth、RDS(on) 和電容等電氣參數產生相關變化。電氣參數的變化反過來會引起 PLECS 模型中包含的導通和開關能量損耗的變化。表 1 捕捉 SiC MOSFET 電氣參數和 PLECS 模型基于物理的相關性。例如，物理意義上最壞情況下的導通損耗和最壞情況下的開關損耗不會同時發生。

表 1.PLECS 邊界模型

根據應用，導通和開關能量損耗對整體系統性能的影響會有所不同。安森美邊界 PLECS 模型讓用戶可以靈活地研究整個相關空間。

在 SSPMG 中生成自定義 PLECS 模型時，用戶可以輕松選擇邊界工況，如圖 27 中所示的邊界工況選擇。

圖 27.在 SSPMG 中選擇工藝角條件

在 Elite Power 仿真工具中，用戶可以在“器件配置”步驟中為默認的 PLECS 模型選擇邊界工況。

總結

安森美推進 PLECS 模型生成和仿真的技術水平發展，助力客戶在系統級仿真中取得成功。憑借突破性的 SSPMG 平臺，客戶應用寄生元件、密集的工作條件和半導體工藝變化的影響可被整合進PLECS 模型。單純依靠測量技術是無法實現所有這些功能的。此外，安森美的這套工具讓客戶首次得以生成適用于軟開關的準確 PLECS 模型。在許多情況下，應用設計人員可以避免由于估算錯誤以及設計周期長于預期而導致的大量重復設計。

由于嵌入式 PLECS 模型具有高保真度，新型 Elite Power 仿真工具提供了一種可以快速、精確地估算損耗的工具。用戶可以將基于 SSPMG 的模型直接上傳到 Elite Power 仿真工具，全部在線完成。也就是說，Elite Power 仿真工具的用戶能夠結合 PLECS 的快速在線功能來預測設計性能（損耗、溫度、ZVT/ZVS、效率）。對于新設計，他們不僅可以快速分析多個 Elite SiC MOSFET 或模塊之間的折中方案，還可以評估設計或原理圖中與開關交互的其他寄生元件的權衡取舍。

參考文獻

An Introduction to Physical Scalable Models for Wide Bandgap Power Semiconductor ? Part One (Blog article) https://www.onsemi.com/blog/industrial?cloud?po wer/wide?band?gap?ecosystem?part?i

Wide Bandgap Power Semiconductor: Silicon Carbide MOSFET Models ? Part Two ? (Blog Article) https://www.onsemi.com/blog/industrial?cloud?po wer/wide?band?gap?ecosystem?switches?disrupti ve?environments

Wide Bandgap Semiconductor Simulation Model Verification ? Part Three ? (Blog Article) https://www.onsemi.com/blog/industrial?cloud?po wer/wide?bandgap?semiconductor?simulation?m odel?verification

Physically Based, Scalable SPICE Modeling Methodologies for Modern Power Electronic Devices (White paper) ?https://www.onsemi.com/pub/Collateral/TND6260?D.PDF

PLECS website : https://www.plexim.com/products/plecs

SiC Simulation ? (White paper) https://www.onsemi.com/pub/collateral/tnd6395?d.pdf

Using Physical and Scalable Simulation Models to Evaluate Parameters and Application Results (White paper) ? https://www.onsemi.com/pub/collateral/ tnd6330?d.pdf

SiC MOSFET Corner and Statistical SPICE Model Generation ? Proceeding of International Symposium on Power Semiconductor Devices and ICs (ISPSD)2020, pp. 154?147, September 2202 https://ieeexplore.ieee.org/document/9170091

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