前面講了很多串擾的相關問題，一般都是關于同層的信號線以及相互之間的線間距，但在很多注重成本的產品中，比如消費類的筆記本，在低端系列會使用雙帶線來進行布線。

雙帶線以寬邊耦合和信號之間的額外串擾為代價的，對信號完整性是有影響的。雙帶線形式表示如下圖：

為了直觀體現雙帶線和同層的帶狀線串擾的區別，搭建相關的仿真電路，得出相關的波形和數據如下圖：

同層的信號與雙帶線，同樣的間距下，雙帶線的串擾比同層信號之間的串擾要小，這是因為不同層之間多了介質厚度的因素。

但在實際的產品設計中，雙帶線是為了增加走線的密度，很多情況會存在相互之間有overlap重疊的情況。

帶狀線相互之間有不同的情況，不同的情況串擾是什么樣的？仿真得出的波形和數據如下：

相關的數據整理如下：

• 相互之間沒有overlap僅相鄰，串擾幅值0.119mV
• 相互之間有一半線寬重疊，串擾幅值0.148 mV
• 相互之間完全重疊，串擾幅值0.159mV

既然雙帶線有串擾的問題，那如何減小雙帶線的串擾？有以下三種常見的措施：

1、斜角布線

雙帶線有重疊信號的走線，可以考慮交叉的走線方式，要求角度應不小于 30 度且不超過 150 度，如下圖所示：

2、合理規劃走線方式

在雙帶線的層面，一層規劃水平走線，一層規劃垂直走線，通過交叉走線方式，來減小相互間串擾。

3、控制并行走線的長度

由于走線密度的問題，不可避免雙帶線有并行走線的情況。這時候需要注意平行走線的長度，有的資料給出的經驗＜400/freq（mil）其中 freq 以 GHz 為單位。比如PCIe3.0時，允許的最大并行長度是 400/4=100 mil。

除了上面三種常見措施，如果產品對板厚的管控不是硬性標準，還可以考慮加大介質厚度來減小串擾，比如增大雙帶線之間的介質厚度一倍，仿真的結果如下：

仿真的數據整理如下：

• 線與線緊緊相鄰沒有間距的情況，串擾幅值0.119mV-->0.071mV
• 線與線重復0.5W的情況，串擾幅值0.148mV-->0.081mV
• 線與線完全重復的情況，串擾幅值0.159mV-->0.085mV

也就是說，介質厚度增大一倍后，雙帶線是否overlap 重疊對串擾的影響已不是很大。

總結

在常規的疊層設計中，一般選擇信號層和上下地平面相鄰，以保證信號質量。在注重成本的產品設計中，相比于常規的疊層設計，拿掉一層core或者PP，換成雙帶線，同時為了保證PCB的板厚，就把雙帶線的介質厚度增大（介質厚度≥10H），以此來滿足產品性能。

雙帶線的設計指導原則和很多層數比較多的產品，比如服務器，芯片測試板等，疊層設計會用到混壓的方式是類似的，都是基于低成本又保證高性能的原則，信號完整性工程師的基本職責也是終極目標就是保證產品的高級性價比。