之前的文章“如何理解虛無縹緲的ESD”，有兄弟留言有沒有ESD放電的仿真，其實發文前我找過，沒找到，所以那篇文章里面的仿真是籠統的給了個信號源，然后按照頻譜的方式來分析的。
發完后我又查了些資料，終于算是有所得，找到了一篇碩士研究生論文《ESD 模擬器的特性仿真及實驗驗證》，作者是武漢理工大學 ——舒曉榕。里面有仿真模型，我用我常用的仿真軟件LTspice試了下，確實是那么回事，現在就分享給兄弟們。
原論文仿真電路模型 原論文的電路模型如下圖：
圖 3-1 中，R1 和 C1 分別為 330 ? 放電電阻和 150 pF 儲能電容，為基于人體-金屬模型的 ESD 模擬器基本放電電路。L1，R2 和 C3 為 ESD 模擬器槍體其它部件的等效電阻和等效電容。C2 為槍體內的寄生電容，L2 為接地帶電感，C4為接地帶對地電容。C5 和 C7 為槍體不同部位的對地電容。L3 和 R3 為繼電器電感和電阻。L4 和 R4 為放電尖端電感和電阻，C6 則為放電尖端和電流靶間的電容。L5 和 R5 為電流靶電感及電阻，C8 為放電尖端對地電容。仿真得到的放電電流為 R5 元器件上的電流。電壓源sV 為上升時間為 700 ps 的階躍函數，且階躍信號幅值等于放電電壓。1 kV 放電電壓時的激勵信號見圖 3-2。
按照論文的模型和提供的參數值，用LTspice仿真了下，確實是符合IEC 61000-4-2標準放電波形的。 LTspice仿真驗證 仿真原理圖如下圖：
2Ω靶電阻上電流波形如下圖
從仿真圖上可以看到，仿真得到相關參數如下：峰值電流：7.4A上升時間tr：0.85ns（10%峰值到90%峰值）30ns處電流幅度：2.95A60ns處電流幅度：1.98A 對比規范里面的要求如下：
可以看到，2000V ESD測試時，幾個參數都能很好的符合規范，除了30ns處的電流幅度規范里面是4A，仿真是2.95A，看著差得有點多，不過其實也是符合規范的。規范要求4A±30%，也就是電流范圍是：2.8A~5.2A。2.95A在這個范圍，所以也是符合規范的。 原來文章的問題 在之前的文章“如何理解虛無縹緲的ESD”里面，我曾猜測ESD的典型波形可能是直接輸出短路的時候測的，現在看來，其實是有誤的，至少從論文里面看來應該是輸出接2Ω電阻+1nh電感串聯。 不過我仿真看了，用這個電路將輸出短路，其電流波形也基本不變，只是峰值輸出電流小了一點，從7.5A降低到了7.0A，對分析結果影響不大。 另外，現在既然有了更為真實的ESD模型，我們就把原來文章的問題用新的方法再仿真看看。 老問題——為什么串電阻和并聯電容能夠改善 ESD？ 也就是下面這個問題：
a、我們先來看濾波電容 Cp 的值對靜電防護的影響
構建電路如下圖，左邊是ESD發生器（去掉了2歐姆靶電阻和1nh靶電感），右邊是被測電路。
因為我們是為了看電容的影響，所以排除Rs的影響，將設置Rs=0。電容Cp參數分別為：10p，100p，1nf ，10nf，100nf，我們看殘壓Vgpio電壓值如下圖：
我們可以讀出不同電容情況下Vgpio的最大值電壓：10pF時Vgpio最大值=1220V100pF時Vgpio最大值=903V1nF時Vgpio最大值=251V10nF時Vgpio最大值=30V100nF時Vgpio最大值=3V 對比下之前文章的結果：
我們代入 ESD 2kV的測試情況，就可以得到不同Vgpio的電壓值：10pF時Vgpio最大值=980V100pF時Vgpio最大值=180V1nF時Vgpio最大值=20V10nF時Vgpio最大值=2V100nF時Vgpio最大值=0.2V 為了方便對比，就列個表直接看下現在新模型的結果和之前的結果：
通過對比我們發現，如果只是定性分析，殘壓Vgpio都是隨電容值增大而迅速下降，說明加電容確實對 ESD有用。不過如果定量看的話，二者差異還是很大的，特別是在100nF時，新模型殘壓是3V，而老的方法只有0.2V，差了十幾倍。 為什么會這樣呢？到底之前準確還是現在準確？
個人認為，這是因為之前老的方法是從頻譜的角度來分析的，而頻譜是按照典型放電電流波形來的。而現實的情況是，不同的負載（對不同的東西放電），放電的電流波形肯定是有差異的，之前的模型因其本身假設的局限性，我們得到的結果自然是粗糙的。 因此，總的來說，我認為這個新的模型是更準確的。 下面是新模型靜電放電時對應的放電電流波形，可以看到，這個波形和靜電放電的典型電流波形差異還是挺大的。由此說明，給不同的負載放電，靜電放電電流波形是不同的。
b、串聯電阻 Rs 的影響
看完電容的影響，我們再來看下電阻的影響。因為如果MCU輸入電阻看作無窮大的話，是無法發生靜電放電的，所以我們要結合更真實的情況，在 MCU 那里放個 ESD 管，看這個管子承受的功率以及殘壓Vgpio大小就行。 為了方便和之前的結果做對比，靜電放電電壓設置為10000V，仿真電路圖如下圖：
仿真結果如下圖：
對比下之前簡易模型的文章的結果：
可以看到，簡易模型和現在新的模型，功率值和殘壓同樣都有差異，但是如果僅僅是定性分析的話，我們都可以很清晰的看到不同電阻對ESD放電的影響，二者都能說明串聯電阻越大，對ESD防護越有好處。
小結
通過查詢論文，我終于找到了可以在LTspice里面進行仿真ESD的電路了，并且我又將之前的問題用新的模型分析了一下。從結果來說，新的模型更為準確。但是也不能說之前文章寫的東西是錯誤的，只能說它模型簡單，精度不高。 并且 ，如果從分析具體問題的角度，其實之前的文章“如何理解虛無縹緲的ESD”應該更容易理解，畢竟，我們不可能一遇到問題就拿這個精確的模型去實際仿真下，有時候我們僅僅只需要在腦子里面過一下，定性分析下就足夠了。