DDR基礎(chǔ)知識(shí)

1.1、DDR發(fā)展歷程

DDR SDRAM: (雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)

DDR SDRAM：Double Data Rate Synchronous Dynamic Random Access Memory，雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，它是SDR SDRAM的升級(jí)版，DDR SDRAM在時(shí)鐘周期的上升沿與下降沿各傳輸一次信號(hào)，使得它的數(shù)據(jù)傳輸速度是SDR SDRAM的兩倍，而且這樣做還不會(huì)增加功耗，至于定址與控制信號(hào)與SDR SDRAM相同，僅在上升沿傳輸，這是對(duì)當(dāng)時(shí)內(nèi)存控制器的兼容性與性能做的折中。

DDR SDRAM

DDR2 SDRAM:（Double Data Rate 2）

DDR2 SDRAM是由JEDEC(電子設(shè)備工程聯(lián)合委員會(huì)）進(jìn)行開(kāi)發(fā)的新生代內(nèi)存技術(shù)標(biāo)準(zhǔn)，它與上一代DDR內(nèi)存技術(shù)標(biāo)準(zhǔn)最大的不同就是，雖然同是采用了在時(shí)鐘的上升/下降沿同時(shí)進(jìn)行數(shù)據(jù)傳輸?shù)幕痉绞?，但DDR2內(nèi)存卻擁有兩倍于上一代DDR內(nèi)存預(yù)讀取能力（即：4bit數(shù)據(jù)讀預(yù)?。?。換句話(huà)說(shuō)，DDR2內(nèi)存每個(gè)時(shí)鐘能夠以4倍外部總線(xiàn)的速度讀/寫(xiě)數(shù)據(jù)，并且能夠以?xún)?nèi)部控制總線(xiàn)4倍的速度運(yùn)行。    

DDR2 SDRAM

DDR3 SDRAM

DDR3提供了相較于DDR2 SDRAM更高的運(yùn)行效能與更低的電壓，是DDR2SDRAM(同步動(dòng)態(tài)動(dòng)態(tài)隨機(jī)存取內(nèi)存）的后繼者（增加至八倍）。和上一代的DDR2相比，DDR3在許多方面作了新的規(guī)范，核心電壓降低到1．5V，預(yù)取從4－bit變成了8－bit，這也是DDR3提升帶寬的關(guān)鍵，同樣的核心頻率DDR3能夠提供兩倍于DDR2的帶寬，此外DDR3還新增了CWD、Reset、ZQ、STR、RASR等技術(shù)。

DDR3 SDRAM

DDR4 SDRAM

從DDR到DDR3，每一代DDR技術(shù)的內(nèi)存預(yù)取位數(shù)都會(huì)翻倍，前三者分別是2bit、4bit及8bit，以此達(dá)到內(nèi)存帶寬翻倍的目標(biāo)，不過(guò)DDR4在預(yù)取位上保持了DDR3的8bit設(shè)計(jì)，因?yàn)槔^續(xù)翻倍為16bit預(yù)取的難度太大，DDR4轉(zhuǎn)而提升Bank數(shù)量，它使用的是Bank Group（BG）設(shè)計(jì)，4個(gè)Bank作為一個(gè)BG組，可自由使用2－4組BG，每個(gè)BG都可以獨(dú)立操作。使用2組BG的話(huà)，每次操作的數(shù)據(jù)16bit，4組BG則能達(dá)到32bit操作，這其實(shí)變相提高了預(yù)取位寬。    DDR4相比DDR3最大的區(qū)別有三點(diǎn)：16bit預(yù)取機(jī)制（DDR3為8bit），同樣內(nèi)核頻率下理論速度是DDR3的兩倍；更可靠的傳輸規(guī)范，數(shù)據(jù)可靠性進(jìn)一步提升；工作電壓降為1.2V，更節(jié)能。

DDR4 SDRAM

1.2、DDR功能引腳簡(jiǎn)介及原理框圖

功能引腳簡(jiǎn)介

DDR Functional Block Diagram    

256 Meg x 16 Functional Block Diagram

512 Meg x 8 Functional Block Diagram

1.3、不同規(guī)格DDR參數(shù)對(duì)比    

DDR核心頻率、時(shí)鐘頻率和數(shù)據(jù)傳輸頻率：

核心頻率就是DDR的工作頻率；DDR1的核心頻率和時(shí)鐘頻率是相同的，到了DDR2和DDR3才有時(shí)鐘頻率的概念，就是核心頻率通過(guò)倍頻技術(shù)得到的一個(gè)頻率。數(shù)據(jù)傳輸頻率就是傳輸數(shù)據(jù)的頻率，DDR1預(yù)讀取是2位，DDR2預(yù)讀取是4位，DDR3預(yù)讀取是8位。DDR在傳輸數(shù)據(jù)的時(shí)候在時(shí)鐘脈沖的上升沿和下降沿都傳輸一次，所以數(shù)據(jù)傳輸頻率就是核心頻率的2倍。DDR2將核心頻率倍頻2倍，數(shù)據(jù)傳輸頻率就是核心頻率的4倍，DDR3將核心頻率倍頻4倍，數(shù)據(jù)傳輸頻率就是核心頻率的8倍。

DDR核心頻率、時(shí)鐘頻率和數(shù)據(jù)傳輸頻率對(duì)應(yīng)關(guān)系表：

DDR參數(shù)差異表

DDR工作原理    

Initialization Sequence

首先，芯片進(jìn)入上電，在上電最小為200us的平穩(wěn)電平后，等待CKE使能，這段時(shí)間芯片內(nèi)部開(kāi)始狀態(tài)初始化，該過(guò)程與外部時(shí)鐘無(wú)關(guān)。在時(shí)鐘使能信號(hào)前，必須保持最小10ns或者5個(gè)時(shí)鐘周期，還需要一個(gè)NOP命令或者Deselect命令出現(xiàn)在CKE的前面。然后DDR開(kāi)始ODT的過(guò)程，在復(fù)位和CKE有效之前，ODT始終為高阻。

在CKE為高后，等待TXPR（最小復(fù)位CKE時(shí)間），然后開(kāi)始從MRS中讀取模式寄存器，再加載MR2、MR3的寄存器，來(lái)配置應(yīng)用設(shè)置，使能DLL，并對(duì)DLL復(fù)位，完成后啟動(dòng)ZQCL命令，來(lái)開(kāi)始ZQ校準(zhǔn)，等校準(zhǔn)結(jié)束后，DDR進(jìn)入可以正常操作的狀態(tài)。

簡(jiǎn)化狀態(tài)圖    

DDR工作時(shí)序要求    

DDR Reset Sequence

DDR Write Burst

1.5、DDR PCB布線(xiàn)拓?fù)浣Y(jié)構(gòu)    

點(diǎn)對(duì)點(diǎn)拓?fù)浣Y(jié)構(gòu)（Point-to-Point Scheduling）

該拓?fù)浣Y(jié)構(gòu)簡(jiǎn)單，這個(gè)網(wǎng)絡(luò)的阻抗特性容易控制，時(shí)序關(guān)系也容易控制，常見(jiàn)于高速雙向傳輸信號(hào)線(xiàn)；常在源端加串聯(lián)電阻來(lái)防止源端二次反射。

Point to Point Scheduling結(jié)構(gòu)PCB Layout

菊花鏈結(jié)構(gòu)（Daisy Chain Scheduling）

菊花鏈結(jié)構(gòu)也比較簡(jiǎn)單，阻抗也比較容易控制。菊花鏈的特征就是每個(gè)接收端最多只接2個(gè)接收端/發(fā)送端項(xiàng)鏈，連接每個(gè)接收端的Stub線(xiàn)較短。該結(jié)構(gòu)的阻抗匹配常在終端進(jìn)行，用戴維南端接比較合適。

菊花鏈拓?fù)浣Y(jié)構(gòu)    

Fly-By Scheduling結(jié)構(gòu)（特殊菊花鏈結(jié)構(gòu)）

該結(jié)構(gòu)是特殊的菊花鏈結(jié)構(gòu)，是Stub線(xiàn)長(zhǎng)度為零的菊花鏈。以更高的速度提供更好的信號(hào)完整性，F(xiàn)ly-by信號(hào)是命令、地址、控制、時(shí)鐘信號(hào)線(xiàn)。

菊花鏈結(jié)構(gòu)與Fly-by結(jié)構(gòu)對(duì)比

Fly-By Scheduling PCB Layout

Fly-By Scheduling PCB Layout要求：

Fly-By Scheduling匹配電阻要放置在最遠(yuǎn)端的芯片引腳，采用Fly-By Scheduling的布線(xiàn)方式必須確保芯片支持讀寫(xiě)平衡，如果芯片本身不支持讀寫(xiě)平衡功能，只能采用T型拓?fù)浣Y(jié)構(gòu)PCB Layout布線(xiàn)。    

樹(shù)形拓?fù)浣Y(jié)構(gòu)（T型拓?fù)洌?/span>

樹(shù)型拓?fù)浣Y(jié)構(gòu)又叫對(duì)稱(chēng)型的遠(yuǎn)端簇型拓?fù)浣Y(jié)構(gòu)，我們也習(xí)慣叫T型拓?fù)?、等臂分支拓?fù)涞?。?shù)型拓?fù)渚W(wǎng)點(diǎn)呈樹(shù)狀排列，因此得名。它適用于多負(fù)載，單向驅(qū)動(dòng)的總線(xiàn)結(jié)構(gòu)。當(dāng)布線(xiàn)不對(duì)稱(chēng)時(shí)，信號(hào)質(zhì)量影響很大。

T型拓?fù)浣Y(jié)構(gòu)

T型拓?fù)浣Y(jié)構(gòu)PCB Layout

T型拓?fù)浣Y(jié)構(gòu)PCB Layout要求：    

T型拓?fù)鋵?duì)等長(zhǎng)有嚴(yán)格要求，即從主芯片到每顆DDR芯片之間的同類(lèi)信號(hào)PCB布線(xiàn)長(zhǎng)度要保持等長(zhǎng)、圖示PCB Layout布線(xiàn)中L1+L2+L6=L1+L2+L7、L1+L3+L4=L1+L3+L5等臂分支等長(zhǎng);同時(shí)也滿(mǎn)足L1+L2+L6=L1+L3+L4等臂分支等長(zhǎng)。

T型+Fly-By Scheduling PCB Layout

DDR PCB Layout基本要求

DDR布局要求：

單顆DDR采用點(diǎn)對(duì)點(diǎn)布線(xiàn)方式，兩顆DDR采用T型結(jié)構(gòu)布線(xiàn)方式，四顆DDR時(shí)根據(jù)芯片是否具有讀寫(xiě)平衡功能，選擇T型結(jié)構(gòu)布線(xiàn)、Fly-By Scheduling布線(xiàn)、T型+Fly-By Scheduling的方式。

DDR布線(xiàn)要求：

• 同組同層：同組數(shù)據(jù)線(xiàn)要在同層布線(xiàn)，所有數(shù)據(jù)線(xiàn)優(yōu)先以完整地平面為參考平面；時(shí)鐘信號(hào)、DQS信號(hào)優(yōu)先以完整地平面為參考平面；且數(shù)據(jù)信號(hào)、DQS信號(hào)、時(shí)鐘信號(hào)優(yōu)選頂?shù)讓硬季€(xiàn)，減小分布電容對(duì)信號(hào)延遲的影響。
• 地址線(xiàn)、控制線(xiàn)優(yōu)選以完整地平面為參考平面；與數(shù)據(jù)線(xiàn)、DQS信號(hào)、時(shí)鐘信號(hào)的參考平面選擇沖突時(shí)，可以選擇DDR供電電源平面作參考平面，電源平面與地平面之間需要增加電容橋接。
• 走線(xiàn)間距：數(shù)據(jù)線(xiàn)之間間距要滿(mǎn)足3W原則，控制線(xiàn)、地址線(xiàn)必要時(shí)可稍微放寬到2W,其它信號(hào)布線(xiàn)與時(shí)鐘信號(hào)布線(xiàn)保持3W原則，不滿(mǎn)足3W原則時(shí)采用包地隔離，以減小信號(hào)傳輸?shù)拇當(dāng)_問(wèn)題。 
• 等長(zhǎng)設(shè)計(jì)：對(duì)于DQS差分信號(hào)線(xiàn)的線(xiàn)間距要小于2倍的線(xiàn)寬（緊耦合設(shè)計(jì)） ；差分對(duì)內(nèi)長(zhǎng)度誤差控制在5mil以?xún)?nèi)；組內(nèi)等長(zhǎng)以DQS為基準(zhǔn)，等長(zhǎng)控制在20mil以?xún)?nèi)；數(shù)據(jù)線(xiàn)在滿(mǎn)足與時(shí)鐘信號(hào)的時(shí)序關(guān)系外，還需注意最長(zhǎng)的長(zhǎng)度要求，具體以芯片手冊(cè)為準(zhǔn)。
• 阻抗設(shè)計(jì)：?jiǎn)味瞬季€(xiàn)阻抗控制在50?,差分信號(hào)布線(xiàn)阻抗控制在100?；在多個(gè)負(fù)載時(shí)，到第一個(gè)DDR芯片的布線(xiàn)阻抗可以比到后面的走線(xiàn)阻抗偏小點(diǎn)，建議 ≦5?。