從今天開始，會(huì)陸續(xù)給大家介紹PCB仿真相關(guān)的內(nèi)容，對(duì)之前的《信號(hào)完整基礎(chǔ)》做一個(gè)補(bǔ)充，主要涉及到Sigrity和ADS等工具，希望對(duì)大家的硬件設(shè)計(jì)起到一定的輔助作用。

首先給大家介紹最常見的PowerSI工具，本期以單端DDR信號(hào)為例，給大家介紹完整的S參數(shù)提取流程。

有不懂的，文章末尾可以添加作者微信哦。

01 Options設(shè)置

仿真前先對(duì)Options選項(xiàng)進(jìn)行部分設(shè)置，從菜單欄“Tools-->Options-->Edit Options”進(jìn)入。

信號(hào)端口阻抗和走線阻抗匹配，按需設(shè)置，通常單端信號(hào)是50ohm。

02 疊層檢查

layout工程師一般會(huì)在Allegro將疊層信息整理好，厚度、材料、介電常數(shù)、損耗角正切等信息。有些仿真教程中會(huì)強(qiáng)調(diào)將PWR和GND平面設(shè)置為plane類型，我實(shí)際仿真下來plane和signal類型的差異不大，對(duì)結(jié)果判斷的影響可以忽略。我理解將PWR和GND設(shè)置為Plane，便于算法找到合適的返回路徑（個(gè)人猜測(cè)）。

再點(diǎn)擊“View Material”可以查看并修改材料的特性，如電導(dǎo)率、介電常數(shù)、損耗角正切等。

在Pad stack中再對(duì)過孔進(jìn)行設(shè)置，可以全選過孔，對(duì)孔銅厚度、過孔填充材料等進(jìn)行設(shè)置，根據(jù)實(shí)際項(xiàng)目工藝選擇即可。

03 選擇網(wǎng)絡(luò)

首先在右側(cè)“Net Manger”中Disable掉所有網(wǎng)絡(luò)，然后僅僅Enable  GND和需要仿真的網(wǎng)絡(luò)（可以在“Net Manger”中查找，也可以直接在PCB圖紙中點(diǎn)選）。

04 生成端口

我們這里選擇手動(dòng)生成，需要仿真的網(wǎng)絡(luò)涉及兩個(gè)器件，如下分別選擇U12、U11，并點(diǎn)擊Generate Ports，共生成32個(gè)端口（DQ0~DQ15）。

端口號(hào)重排序，常規(guī)做法是給同一根信號(hào)線兩端進(jìn)行相鄰編號(hào)（可以不做修改，看個(gè)人習(xí)慣）。

05 設(shè)置仿真頻率

根據(jù)器件實(shí)際的工作頻率，設(shè)置掃頻范圍，一般設(shè)置為3倍頻。掃頻模式默認(rèn)設(shè)置為自適應(yīng)（Adaptive），可以最大限度的保證低頻和高頻的精度以及相對(duì)較高的仿真效率。

06 開始仿真

點(diǎn)擊“Start Simulation”，靜靜等待仿真結(jié)果即可。默認(rèn)出來是回波損耗的S參數(shù)。

右鍵選擇“Channel Filter”，可以切換回?fù)p、插損和串?dāng)_仿真結(jié)果。

07 仿真結(jié)果判定

像高通、MTK等廠家的芯片規(guī)格書中一般都會(huì)對(duì)高速信號(hào)（如MIPI、USB、PCIE等）的插損和串?dāng)_等注明指標(biāo)，如果規(guī)格書中未注明，可以參考如下通用標(biāo)準(zhǔn)：

對(duì)于回?fù)p（反射系數(shù)）而言，一般要求小于 0.1(-20dB)；

對(duì)于插損（傳輸系數(shù)）而言，一般要求大于0.7(-3dB)；

對(duì)于串?dāng)_（耦合系數(shù)）而言，當(dāng)大于0.2(-14dB)就需要被考慮，當(dāng)大于>0.5(-6dB)，就一定需要整改了。

以上就是本期分享的所有內(nèi)容啦，歡迎大家持續(xù)關(guān)注，更多干貨正在快馬加鞭地趕來。