在常用的功率器件如SiC、IGBT或者MOSFET在大功率轉化器中，Gate Drive的設計是很關鍵的。Gate Drive對轉換效率、PWM驅動電流、死區時間、米勒平臺等問題都有關聯。因此我們不能Gate Drive就幾個電容電阻而忽視Gate Drive電路設計。

   我們大家都知道MOSFET的Cgd是產生米勒平臺的根因，但是Cgd除了和米勒平臺相關它還會引入什么其他風險嗎？今天我們就來多了解一個關于Cgd的細節。

   我們經常會聽說太大的dv/dt、di/dt，有時會讓我們的管子炸！那么，是什么原因導致它會出現炸管的風險！我們看下圖：

   如上圖所示，一個半橋的拓撲，上下兩個管子交替導通，為了安全中間預留有很短的死區時間。那么我們假設：HV_BUS=650V,MOSFET的體二極管正向壓差0.7V。當死區時間過后，上管Turn-ON，那么在PHASE端就從原來的-0.7V，跳變到650V；如上圖，那么就會通過Cgd電容產生一個電流Igate，如下：

   那么，我們再假設，從Gate Drive電路到MOSFET的G極的總的阻抗為Zg，那么這個電流就會產生一個毛刺（glitch）如下：

如果在某些工況下會出現：

【如高溫時，高負載電流時；因為Vth為負溫度系數，溫度越高MOSFET的Vth的值越低】

那么就有可能會讓原本處于Turn-off的下管，短暫Turn-On，導致上、下管同時導通的風險，出現炸管風險。這就是為什么我們在滿足用于的情況下，盡量的降低dv/dt的原因；降低dv/dt的另外一個原因是有利于EMC。

   為了降低Vglitch的影響，在大功率Gate驅動芯片一般都集成了米勒鉗位引腳或者驅動電路有設計時運用于米勒鉗位技術，如下圖：

驅動芯片內置米勒有源鉗位，當下管處于off狀態時，米勒鉗位MOS處于ON狀態，那么當產生Igate時，就不再經過Zg電流通路，而是經過阻抗更低的miller MOS直接拉地，大大降低了上下管同時導通的概率。

再如下圖，Qoff的PNP管，也是可以理解為米勒鉗位的效果，Vout為低電平時，當Vgs電壓有glitch干擾后，只要電壓達到0.7V，Qoff管就導通，避免MOSFET誤導通。

最后，我們總結一下：

（1）功率驅動電路的設計是電源電路設計關鍵電路，不能因為它只有幾個電容電阻，就忽視它，我們要理解每個一顆電阻、電容、三極管它的作用，這樣在調試電路時才更胸有成足。

（2）Cgd電容時MOSFET的比較關鍵的參數不僅和米勒平臺相關，當dv/dt很大時，還可能導致Vgs超出閾值，引起誤導通問題。