IIC是串行總線，只用到兩個線，應用非常廣泛，本文介紹IIC的軟件協議及硬件相關知識。
一、IIC概述
1. IIC定義
IIC總線是由Philips公司開發的一種簡單、雙向二線制同步串行總線，IIC只需要兩根線進行通信，SDA和SCL，SDA叫串行數據線，SCL為串行時鐘線。
2. IIC基本知識點
??
- SDA傳輸高位先傳（MSB），每次傳輸8bit（1個字節），每個字節后面接1位ACK/NACK位，不管是傳輸地址還是數據；
- 支持多主控（同一時間點只有一個主控）；
- 連接到總線的從設備都有一個獨立的ADDRESS（7bit），用來主機識別從機設備；
- 總線空閑需要上拉至高電平，硬件I2C時，需要外接上拉電阻，模擬I2C時，單片機的IO口需要默認輸入或（高阻），或者是輸出高電平；
- SDA和SCL總線是“線與”關系，任意器件輸出低電平，總線都會變為低電平。
- 多個主機同時使用總線時，需要用“仲裁”方式決定哪個設備占用總線，不然數據沖突；
3. IIC速率
IIC有三種速率模式，標準、快速以及高速模式，對應速率如下所示：
??
- 標準模式：100Kbit/s
- 快速模式：400Kbit/s
- 高速模式：3.4Mbit/s
二、IIC軟件時序
1. 起始和結束信號
起始和結束信號都是由主機產生，對起始和結束有如下的定義：
- 起始信號：SCL為高時，SDA由1變為0
- 結束信號：SCL為高時，SDA由0變為1
IIC起始信號和結束信號
2. 數據的位傳輸
SCL的高低電平決定了SDA的數據有效性，有如下規定：
- SCL=0時，SDA改變數據有效。
- SCL=1時，SDA需要保持穩定，傳輸數據。
IIC數據位傳輸
3. 從機處理中斷程序
如果從機需要處理一個中斷程序，才能接收上一個或者發送下一個完整的字節，從機可以拉低SCL，圖中紅色所示，迫使主機進入Wait狀態，從機準備好之后，釋放SCL，數據傳輸繼續進行。
從機處理中斷程序
4. ACK和NACK
傳輸完8位數據后，第9位代表應答/非應答信號，拉低SDA代表應答，每個字節后面都有一個應答/非應答信號，不管傳輸的是地址還是數據。
主機接收數據的過程中，等數據接收完畢，主機會向從機發送一個非應答信號，告訴從機不要發送了，再發送一個停止信號，釋放總線結束通信。
5. 主機發送數據流程
?1、主機檢測到總線空閑（SDA和SCL為高），發送一個起始信號
2、主機發送一個命令字節（7位地址+R/W讀寫位），此時R/W=0（R/W=0為寫，R/W=1為讀）
3、從機收到命令字節后，向主機發送ACK信號
4、主機收到從機的ACK信號后，發送第一個字節數據
5、從機收到主機的數據后，發送一個ACK信號
6、主機收到從機的ACK信號后，再發送下一字節數據
7、主機發送最后一個字節，并且收到從機的ACK后，主機再發送一個停止信號，結束通信，釋放總線；從機收到停止信號后，也退出總線的通信。
?
主機放數據流程
對于主機發送數據的流程，有如下幾點需要特別注意：
?1、主機是通過發送地址碼與從機建立通信，其他從設備也收到了地址碼，因為與自身的地址碼不一樣，退出總線通信；
2、主機的一次發送通信，發送的數據數量是不受限制的，主機通過發送停止信號，結束發送，從機收到停止信號，退出通信。
3、主機通過從機的ACK信號來判斷從機接收情況，如果應答錯誤則會重新發送。
?
6. 主機接收數據流程
?1、主機發送開始信號，并發送命令字節（7位ADDRESS+R/W位=1）；
2、從機收到命令后，向主機返回一個ACK，并發送數據；
3、主機收到從機數據后，向從機發送一個ACK；
4、從機收到主機的ACK后，繼續發送數據；
5、當主機完成數據接收，會向從機發送一個NACK（非應答），從機收到主機的非應答信號后，停止發送數據；
6、主機發送停止信號，釋放總線結束通信；
主機的這個NACK包含兩個意思，前一個字節數據接收完畢，下一個字節數據不要再發了。
?
主機接受數據流程
7. 子地址
帶有IIC總線的器件除了有從機地址（salve address）外，還可能有子地址，從機地址是指該器件在IIC總線上被主機尋址的地址，而子地址是指該器件內部不同器件或存儲單元的編址。例如，帶IIC接口的EEPROM就是擁有子地址器件的典型代表。
8. IIC總線的仲裁機制
主控制器通過檢測SDA上自身發送的電平和總線電平是否一樣，來判斷是否發生總線沖突，遵循低電平優先的原則（線與邏輯），誰先發送低電平誰就會掌握對總線的控制權。
如下圖，其中DATA1是主節點1，DATA2是主節點2，SDA是總線上呈現的狀態。
在兩個紅線之間，我們可以發現，此時的總線電平是0，而節點1是高電平，與總線電平不一樣，此時節點1就會斷開數據輸出，變為從機接收狀態，節點2就成為了主機。這樣主節點2就贏得了總線，而且數據沒有丟失，即總線的數據與主節點2所發送的數據一樣，而主節點1在轉為從節點后繼續接收數據，同樣也沒有丟掉SDA線上的數據。因此在仲裁過程中數據沒有丟失。
IIC仲裁機制
9. IIC時鐘同步
- SCL線被有最長低電平周期的器件保持低電平。
- SCL時鐘的高電平時鐘周期由高電平時鐘周期最短的器件決定。
?SCL線被有最長低電平周期的器件保持低電平。此時，低電平周期短的器件會進入高電平的等待狀態。當所有的器件數完它們的低電平周期后，時鐘線被釋放并變成高電平，所有的器件開始數它們的高電平周期，最先完成高電平周期的器件會再次將SCL線拉低。所以，產生的同步SCL時鐘的低電平周期由低電平時鐘周期最長的器件決定。高電平時鐘周期由高電平時鐘周期最短的器件決定。
?
IIC時鐘同步
該如何理解？我畫了如下的簡圖。
?CLK1數完低電平后，發現CLK2還是低電平，因為IIC總線的線與邏輯，此時的總線SCL為低電平。CLK2說總線聽我的，你必須等我數完，此時CLK1雖然變為高電平，但是需要進入高電平等待狀態，所以同步SCL的低電平周期是由低電平周期最長的器件決定的。
數完低電平周期后，我們發現CLK1的高電平周期比較短，很快數完，此時將SCL拉低了，此時CLK2還是高電平，CLK1說，總線現在聽我的，所以SCL的高電平周期由高電平周期最短的器件決定。
?
如何理解IIC時鐘同步
10. 實測IIC波形
實測IIC波形述
三、硬件知識
1. 外接上拉電阻
IIC接口一般是OD機制，需要外接上拉電阻，否則無法輸出高電平。
IIC總線結構
2. 上拉電阻的選擇
常見的上拉電阻阻值是1.5K，2.2K，4.7K，10K等，那我們該如何選擇呢？
?敲重點：上拉電阻的最小值由上拉電源決定，最大值由總線電容決定！
?
【關于最小值】
?一般I/O端口的驅動能力是2~4mA，一般上拉源是2.8V，一般OC或者OD門的導通電壓是0.4V左右，那么上拉電阻不應小于（2.8-0.4V）/3mA=0.8K，所以上拉電阻最小值不應小于0.8K；
?
【關于最大值】
??
- 上拉電阻不宜過大，總線的上升時間取決于總線的電容和上拉電阻大小（上升時間和RC的乘積成正比），電阻越大，信號的上升越緩慢，會導致通信可能失敗；
- 總線電容和總線上所掛載的器件數量有關系，當掛載的器件變多時，電容會變大，這時候要考慮上拉電阻是不是要減小，以確保信號質量。
【示波器測量】
?IIC總線規定，對于400KHz的應用來說，總線的上升時間需要小于等于300ns，根據經驗，或者是器件的SPEC來選擇合適的上拉電阻，當然，用示波器也可以測量信號的上升時間，看是否達到300ns的要求。
?
3. PCB走線和抗干擾設計
IIC是低速總線，不是差分線。正常情況下，比較不容易受到干擾，對于要求比較高的場合，需要針對性的對SDA和SCL進行保護。
??
- 比如G-SENSOR，對動靜功能或者是翻轉功能要求比較高，此時SENSOR的數據量可能比較大，就需要進行保護，SDA和SCL間距最好達到2倍線寬，包地。
- 比如FPC場合中，使用到IIC總線，此時，因為走線路徑較長，容易受到干擾，需要遠離天線等，最好包地。
4. IIC串聯保護電阻
IIC協議還定義了串聯在SDA、SCL線上電阻Rs。該電阻的作用是，有效抑制總線上的干擾脈沖進入從設備，提高可靠性，這個電阻的選擇一般在100～200ohm左右。
IIC串聯電阻
5. 軟件IO模擬IIC時序
除了MCU的本身的硬件IIC接口，軟件的GPIO也可以模擬IIC時序，有如下的要求：
?1、用于模擬I2C的處理器IO口，需要能輸出高低電平，也能配置成輸入。
2、處理器在發送數據時，此時的上升時間與上拉電阻無關，且此時的信號上升時間比較短；接收數據時，處理器采用的是軟件采樣而不是硬件采樣，所以上拉電阻可以適當大一些。
3、軟件模擬的只能單主機方式，多主機涉及到仲裁，軟件模擬比較麻煩。
4、總線空閑時，需要保持IO配置為輸入或者高阻，或者是輸出高電平。
?
6. IIC上拉電源選擇
選擇合適的上拉源，如下，VDDP=VDDM的話，從機關閉時，就可能會有漏電到從機里，此時最好選擇VDDP=VDDS，即按照設計要求，選擇合適的上拉源。
IIC上拉電源選擇
今天的文章到這里就結束了。