前言：

前天我根據ST的Time shift control思想，完成了在模擬環境中的控制建模，并分析了時域和頻域的性能，并且還思考了一種數字系統中實現TSC的思路，雖然沒有進行實驗測試。

但是經過我一段時間的思考，我還是覺得基于ON的FAN7688的諧振電流積分的控制方法可能更容易在數字系統中來實現。我們先來看這種控制方法的實現原理，圖片來源參考文獻1。

（諧振電流積分波形）

當高端開關開通時，會有電流從電壓源流入諧振腔，諧振電流積分控制就是通過采集在高端開關開通時流入諧振腔的電流積分信號的峰值對LLC系統進行控制。可見上圖所示，諧振電流經過CT在積分器電容Cisc上得到類似于三角波的諧振電流積分波形。當這個代表流入進諧振腔的電流的信號達到FB所設定的值后，就會關閉高端開關。然后把高端開關的開通時間復制給低端開關管，并使用低端開關的驅動信號關閉諧振電流的積分器，把它強迫拉低。等待低端開關關閉后，高端開關再次開啟才開始重新對諧振電流進行積分，所以是控制了高端開關開通時流入諧振腔的電流。

（諧振電流積分控制的關鍵時序波形）

從上圖來看，我們可以看到諧振電流積分頂到VCOMP后高端開關關閉，并且最關鍵的實現是數字計數器的方向從向上開始往向下計數。因為計數器的時鐘頻率是固定的，所以從計數器的從最高點進行遞減到零肯定與從零遞增到最高點所需的時間是相同的，這樣就實現了高端開關和低端開關的開通時間相等。對于這種實現方法，只需用電壓環的輸出電壓控制諧振電流積分信號的峰值即可，這種控制方法可以很容易的聯想到傳統PWM控制中的峰值電流模式的實現。

因此從上面的分析我可以提取到一些信息：

1. 硬件上需要使用CT和電容來得到諧振電流積分信號，并且用LG信號復位。

2. VCT信號的加入，在輕負載工作時能頂替諧振電流峰值信號，提升了系統的穩定性，有那么點斜率補償的作用。

3. 電壓外環的輸出直接控制電流內環信號的峰值，實現逐個周期限制流入諧振腔的電流。

4. 電壓環與諧振電流積分器峰值決定了HG的OFF點，同時還設置由最低開關頻率用來關閉HG。通過改變內部數字計數器的方向來得到相等的TOFF時間。

那么把這些東西轉移到數字控制系統中實現，如TI的C2000系列會遇到這些問題：

1. VCT如何疊加在Vics上，數字系統只能采樣比較諧振電流積分信號的峰值，如果外置一個電流源那就太復雜了。

2. 可以使用DSP內部的模擬比較器來實現這種控制方法，在DSP中峰值電流模式的控制方法已經比較成熟了。

3. 目前DSP中EPWM模塊不能實現直接改變計數器的方向來實現TON=TOFF。

對于這些問題我提出的可能的實現方法是：

1. 在DSP中設置最低的開關頻率FMIN，來讓PWM能正常發波，讓系統工作起來。由于Vics信號在HG信號開通的前期是負向值，此時讓EPWM模塊設置的最低開關頻率來維持PWM波。當Vics信號電壓上升到較高點，并能與電壓環設置的DAC進行比較了，就讓它來決定HG的關閉時間。

簡單的來說就是先設置一個諧振變換器的最低開關頻率FMIN，并設置EPWM模塊為上下計數模式，設置在ZRO置高，PRD拉低HG。在HG開通后，當Vics等于電壓環所設置的DAC值后，就關閉HG，可見下圖，實現了電流型控制。

（使用FMIN來配置EPWM）

2.  DSP中實現TON = TOFF：在前面我提出了使用DSP內部的CMPSS來實現逐個周期對諧振電流積分與電壓環輸出的DAC設定值進行比較來得到HG的關閉信號。但是這樣只決定了HG的TON的時間，無法同步把TON = TOFF作用到LG上。

3. 所以我提出想到的一個點子：通過啟用第二個PWM模塊EWPM2來輔助實現TON = TOFF功能，EPWM2的計數器也配置為UP-DOWN模式，同樣把TBPRD配置為最低開關頻率FMIN，設置HG在ZRO開，PRD關，LG通過死區互補模塊產生對稱PWM。

同時把Vics和DAC-FB的比較器的輸出用來做逐個周期電流限制，用這個信號來關閉第二PWM模塊的HG。最關鍵操作的是第二PWM模塊的輸出不直接作用到開關管上，而是把EPWM引腳的輸出，直接連接到另外一個GPIO上。這個GPIO在DSP內部通過XBAR配置為ECAP功能，啟用ECAP來捕獲第二PWM模塊的輸出PWM信號的脈沖寬度。捕獲完成后再加上死區時間TDB，在ECAP的中斷里面把計算的周期長度寫入到EPWM1模塊的TBPRD里面。

再設置EPWM1在ZRO點發出EPWMSYNCOUT來同步EPWM2模塊的TBPRD，由于都是設置為UP-DOWN模式，所以僅寫入半個周期長度即可。這樣就可以把EPWM2模塊通過峰值電流模式產生的TON時間寬度捕獲后，再寫入到EPWM1模塊。實現了TON = TOFF在DSP里面的實現，這里的實現確實是非常復雜，我也想了非常非常久，因為DSP里面確實有非常多的限制，也許我后面研究FPGA在那里面會非常容易來做。

EPWM1模塊僅滯后于諧振電流積分與電壓環輸出比較值一個開關周期，這種延遲在數字系統中可以接受，并且峰值電流內環沒有直接作用到當前的PWM，更有利于當前直接驅動功率系統的PWM穩定性。

（諧振電流控制和關鍵時序）

如上圖所見，我描述了諧振電流積分信號的峰值在減少和增大時EPWM模塊的調節方法。當諧振電流積分信號峰值減少時，在EPWM2上輸出的TON時間長度會減少，被ECAP捕獲到在中斷里面寫入到EPWM1的TBPRD里面，同時設置EPWM1模塊自動載入新的周期長度TBPRD實現頻率變化，EPWM1的PWM設置為死區互補的方式，自動產生TON = TOFF。當EPWM1的下降沿計數器到零后，開始新的PWM周期。在EPWM1新周期開始時，ZRO點發出對外的EPWMSYNCOUT信號， 來刷新EPWM2的TBPRD，可見EPWM2的下降沿計數還未到零就被EPWMSYNC強制刷新到從零，開始重新開始新的計數。當諧振電流積分信號增大時，其PWM邏輯同樣能實現變化，同時EPWM2的TBPRD是設置在FMIN的周期長度，所以只要最低頻率不低于FMIN，這個PWM邏輯都能運行。

(軟件控制架構)

由于EPWM2和CMPSS共同實現和逐個周期限制諧振電流積分的控制方法，所以電壓環的控制帶寬就無需非常高了，只需保持在一個正常控制頻率即可，有了實時閉環的峰值電流內環，可以說系統的穩定性會非常高。在輕負載時，可以自動切換到直接頻率控制。當負載較高時，切換到電流模式控制即可，即可解決在輕負載諧振電流積分信號較弱不易控制的問題。

小結：

根據FAN7688的諧振電流積分峰值控制方法，提出了一種在數字控制系統中實現電流型LLC控制的方法，并提供了PWM時序和軟件控制圖。本人一直在思考如何在數字系統中實現LLC的電流型控制，這樣對數字控制的LLC來說將會有非常大的性能提升。

如果各位朋友也有在這個方向研究不妨我們多交流交流，說不定能碰撞出一些花火。就目前2021年1月這個時間節點，我好像還沒有看到在數字控制中的實現了對諧振腔電流進行控制的LLC控制，所以這還是一個熱門未被突破的新方向，我會持續保持努力。謝謝觀看，如果有錯誤懇請幫忙指正，謝謝。

參考文獻：

1. FAN7688 數據手冊