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PCIe CEM基礎性的知識梳理總結，是基于規范2.0~4.0三份文檔。

信號部分

PERST#

檢測到電源(+12V&+3.3V)穩定后，初始化組件。

WAKE#

喚醒功能，激活PCIe插槽主電源和參考時鐘。

PRSNT1#&PRSNT2#

信號焊盤比其他焊盤短，保證其插入時間差約1 ms。用于檢查外插卡并確定完全插入連接器中。

REFCLK+/REFCLK-

走線控制在15inches，傳輸延遲≤12ns，線長匹配＜0.005 inch

CEM的時鐘設計標準：

阻抗100Ω，匹配≤5mil，線長≤4inches

以上標準的區別，BER（Bit Error Rate）誤碼率標準：

BER 10^-6 (86 ps)， 10^-12 (108 ps)

4.0規范文檔沒有這方面的表述。

針對公共時鐘部分，抖動的量化指標：

區別于別的時鐘架構，4.0 的給出，通過符合 CEM 標準 PCIe 的連接器進行通信時，需要使用提供的公共時鐘作為參考時鐘。之前的獨立時鐘是不允許的。

電源部分

針對CEM(Card Electromechanical Specification) 一般是+12V和+3.3V電源，當然也有+3.3Vaux可選電。

X1 Slot 選用10W標準x4,x8或者x16不低于 25W標準。

電性能參數

AC耦合電容容值:

Gen1~2(75~200nF),Gen3(180~265nF)，一般常用220nF來涵蓋Gen1~3；

封裝大小：0603，0402（推薦）

介質材料：C0G到X7R都可以，介電性能不是交流耦合電容器的主要考慮因素，但是不推薦靠近電容器靠近功率設備（MOSFET）擺放。

插入損耗（電壓傳遞函數）

不同于之前PCIe2.0&3.0，在PCIe5.0的協議規范文檔，除了給出鏈路損耗標準，還推薦使用M6級別的板材。

Add in Card 給出8dB損耗裕量

抖動

PCIe 信號速率不同，UI也不同。

2.5 GT/s，UI=400 ps

5.0 GT/s，UI=200 ps

8.0 GT/s，UI=125 ps

下圖為Gen2給出的抖動相關指標：

在基礎協議規范里，10^-12 BER QBER=±7.03

很多公式推導，基礎性可以去理解高斯分布，雙狄拉克分布等。

串擾

串擾分為近端串擾（NEXT）和遠端串擾（FEXT），之前的信號基礎知識有特意說過這兩個的特性。

2.0&3.0規范文檔，都給出Idle狀態下，2.5GT/s＜65mv標準，近端串擾給出2.5GT＜50 mv。

發送端眼圖測試，去加重3.5dB的情況下，針對有無串擾有著 不同的標準：

通道之間的偏移

Add in Card的部分≤0.35  ns

主板的部分≤1.25 ns，預估2 inches線長，FR4板材

總的偏移≤1.6 ns，預估7 inches線長，FR4板材

均衡

兩個標準：-3.5 dB和-6.0 dB。

這個均衡主要是為了減小ISI（碼間串擾），還有一個DCD（占空比失真），這就是抖動的DDJ（數據相關抖動）。《抖動、噪聲與信號完整性》這本書還得再看。

設計部分

針對版圖設計的部分，給出兩個注意點：

殘樁問題

不同板材選擇，不同殘樁下，鏈路長度的管控標準也不同：

關于Stub是否需要管控，之前文檔里有給出過經驗公式：

金手指處理問題

規范文檔里是給出2mm內層處理方式：

很多芯片廠商給出的是，金手指下面層全部挖空：