如下圖是一個典型的同步Buck數字控制電壓單環閉環系統示意圖。整個數字控制系統對外部元件的延遲環節會造成PWM信號和反饋紋波之間的相移，也就是整個從采樣到發波階段有RC濾波延遲、ADC采樣延遲、環路計算、PWM發波等各個環節的延遲，這些延遲環節的組合就是造成反饋與發波之間的相移的最大影響環節。由于大部分延遲環節一般由硬件造成，比如PWM模塊/Driver/RC濾波器等，無法通過軟件去修改，雖然可以修改控制器代碼和參數去優化，但是過于復雜，不方便調試和演示，所以我們從最簡單方便的ADC觸發位置對相位影響開始。

ADC模塊雖然也會產生固定的延遲時間，一般就是采樣-保持-轉換環節，如果時鐘源選定，那么這個時間也相對固定。主要是ADC的觸發位置影響整個從采樣到更新的延遲時間，而ADC的觸發時刻是可以在軟件中進行靈活配置的，所以ADC的觸發位置是我們這次分析的相位損失的重點。在之前，我們先看一下ADC模塊的固定延遲時間。

這個是模擬信號轉化為數字信號的過程，主要是通過ADC模塊進行。ADC什么時候開始轉化它需要一個觸發信號，這個觸發信號至關重要。可以明顯的看到連續模擬信號經過ADC模塊，變為數字離散的值，在這個過程中就引入了一個采樣-保持和轉換的延遲時間，對離散的采樣點進行重構，就得到了時移后的曲線（紅色延遲曲線）。

這個是驅動延時對采樣信號影響的示意圖。

控制器的PWM信號發生器在產生的信號邊沿和實際開關邊沿之間存在一定的傳輸延遲。如果被采樣值是一個很大的斜坡，那么就會產生非常明顯的相位滯后（如圖中紅色全表示的地方）

這是一個典型的控制環路示意圖，藍色波形是上管驅動信號，綠色波形是控制環路示意圖。現在我們假設ADC的觸發值從PWM時基開始計數的時候進行觸發，也就是觸發寄存器的值為0。在ADC模塊被觸發后，它就開始對輸出電壓進行采樣，然后進行轉換，所以這個時間為采樣-保持-轉換的時間。ADC轉換完成之后可以設置為自動進中斷去執行3p3z的控制環路代碼，計算完畢之后將輸出結果對數據寄存器進行回寫。所以時間t1是整個環路執行的時間。然后就退出中斷處理，在這個過程中數據寄存器的值是沒有被更新的，需要一直等到下個周期的SOC信號來才會被刷新到Duty的數據寄存器。所以，從采樣到計算到數據寄存器的更新，延遲了一個整個周期，所以它的相位損失為如圖表達式。這里的時間t1是環路執行時間，t2是數據回寫窗口時間。

ADC的采樣轉換時間基本固定，如果控制器不變，那么它的執行時間也基本保持不變，現在我們可以改變的時間t2，那么我們可以通過調節ADC的觸發位置，向后移動，那么t2的時間就會縮短，這樣就可以減少從采樣到寄存器更新的延遲時間。

這個是將ADC觸發位置設置為環路執行完畢，數據回寫后立馬就對寄存器進行更新，也就是將t2的時間可以縮到最短，如果是SOC更新模式，那么這個觸發點是最小相位損失。如果知道中斷執行的時間，那么我們可以通過設置TRIG寄存器的值進行最佳的觸發點設置。大家要知道，這個只是針對相位損失減少的設置，其實觸發點的設置還有很多其他的考量因素，如果我必須采樣沿的位置，當設置的TRIG寄存器的值大于計算的占空比值，那么它就采到PWM關斷時期的位置，會對控制產生一定的影響。還有比如平均電流控制的PFC，需要采電感電流的中點位置，為了保持時刻保持中點位置的采樣，TRIG寄存器的值每個Duty都在被更新，這樣也無法保證上圖中的效果。所以，這篇文章主要是方便大家理解延遲環節對相位損失的影響，大家在做實際項目的時候，還需要綜合考量。

如果我們繼續將ADC觸發的采樣點往時間軸后移，等環路計算完畢下一個周期已經開始了，如果繼續采用SOC更新模式，那么它會在隔一個周期后進行更新，也就是說在當前周期進行采樣后需要在第三個周期進行更新，這樣就會造成更大的相位損失余量。那么我們就需要設置為立即更新模式。針對占空比的立即更新模式，舉個例子，當前占空比為75%，如果計算得出的占空比為55%，那么PWM脈沖就會被立即關閉，但是有個前提，后面會提到。如果計算得出的占空比大于55%，比如85%，那么當前周期的占空比會更新到85%，但是，如果PWM脈沖已經完成，則占空比的立即更新將延遲到下一個周期。如果通過寫入較小的占空比以此來縮短PWM脈沖，且時基的計數已超過新的占空比值（但尚未達到原始占空比的計數值），則將忽略下降沿比較時間。當前PWM周期內將得到100%占空比。

最后附一張不同觸發點的實測Bode圖

大家如果有興趣觀察ADC觸發位置對不同相位的影響，可以觀看本人視頻“手把手系列”ADC觸發優化的實驗視頻。謝謝！