電源分配網絡(PDN)設計

本期和大家分享討論電源分配網絡PDN設計思想，以下主要內容源自Intel資料，個人認為這個設計思路很清晰，適合初學者入門，所以將這些資料進行整理分享，后續會繼續分享實戰仿真經驗。

電源設計的趨勢和挑戰  

芯片工作電壓越來越低，電源對電壓的Tolerace一般是5%或3%，甚至1%，因此 紋波動態15mv甚至10mv的電源要求，對測試和設計都提出了很高的挑戰 。

紋波噪聲來源：

芯片工作時，穩壓電源模塊VRM通過感知其輸出電壓的變化，調整其輸出電流，從而把輸出電壓調整回額定輸出值。

無法實時響應芯片對于電流需求的快速變化，電源電壓發生跌落，從而產生電源噪聲 。

當前芯片工作速度越來越快，高頻瞬態電流越來越大，帶來得噪聲越來越不能被忽視 。

 目標阻抗：滿足負載最大瞬態電流變化，且電壓波動范圍在芯片允許范圍內，PDN自身阻抗允許的最大值，超過這一阻抗值，則電源波動有可能超過電壓允許范圍。目標阻抗設計方法是一種保守的設計方法。

目標阻抗去耦合方法

·確定PCB去耦合機制的一種有效的策略是使用頻域目標阻抗方法(FDTIM)。Altera PDN去耦合計算器工具使用了這一方法，也是使用Altera FPGA時確定電路板級去耦合需求所推薦的方法。

FDTIM去耦合概念

·FDTIM方法的關鍵概念是為要考慮的電源軌確定目標阻抗(ZTARGET)。從幾個KHz，直至所要求的最大頻率(fTARGET)，可靠的去耦合策略保證了實際電源軌阻抗(ZEFF)比ZTARGET低。圖1顯示了這一概念，水平藍色實線是ZTARGET，垂直棕色點線是fTARGET。對于紅色實線ZEFF，使用了各種去耦合和體電容，這樣，從DC直至fTARGET，其阻抗一直比ZTARGET低。采用這一設計，從DC直至去耦合目標頻率都保持了電源完整性。

使用FDTIM設計可靠的去耦合機制時，請進行以下計算：

確定ZTARGET

計算電源軌的ZTARGET時，您應該知道以下信息：

• 系統中所有器件的最大瞬變電流要求，這些器件是由待考慮的電源軌供電的。您可以從相應器件的制造商那里獲得這些信息。注意：Altera提供PowerPlay早期功耗估算器(EPE)工具，來估算其所有FPGA和CPLD的功耗。
• 電源軌允許的最大AC波紋只是供電電壓的百分之一。您可以從待考慮的電源軌供電的器件電源容限規范中獲得這些信息。

如果有這些信息，那么，可以按照下面來計算ZTARGET：

• ZTARGET= [VoltageRail (%Ripple/100)/MaxTransientCurrent]

例如，對于允許5%的AC波紋的1.1-v電源軌，希望最大瞬變電流是1.5 A，要對這樣的電源軌可靠的去耦合，那么，目標阻抗是：

• ZTARGET= [(1.1)(0.05)/1.5]=36.7mΩ

確定fTARGET

所需要的最大頻率是指，增加了一定數量的去耦合電容后，不會使得電源軌阻抗(ZEFF)低于目標阻抗(ZTARGET)時的頻率點，這是因為雜散平面的主要阻抗是擴散電感以及封裝的貼裝電感。一般而言，這一fTARGET范圍是從50/60 MHz直至150/200 MHz。在這些頻率之外，是由所選目標器件的封裝和管芯電容來維持電源完整性的。

選擇去耦合CAPS以滿足ZTARGET

在所要求的整個頻率范圍內，為保持電源完整性，電源分配系統采用了電壓調節器模組(VRM)、板上分立去耦合電容，以及平面間電容(來自電路板堆疊的電源地夾層電容)。對于上面的例子，設計人員必須進行合適的選擇，這樣，在整個所要求的頻率范圍內，有效阻抗保持低于36.7mΩ。

• 平面電容對于高頻，使用分立電容進行去耦合的效率不高。對于這些頻率，使用電源平面電容對噪聲去耦合。如圖1所示，您可以看一下標準的并聯平行極板電容，理解平面電容的概念。

圖1.并聯平面電容

當電源平面與地平面接近時，會出現電場。圖1中上面的區域顯示了電源島，即電源平面，下面的區域顯示了地平面，箭頭表示電場電力線。這一電場提高了電容，由下面的公式表示其大小：

• C=(εοεrA)/h

其中：

• εο= 自由空間的介電常數
• εr= 所使用電介質的相對介電常數
• A= 重疊區域
• h= 單獨的平面電源島的兩側如果都有地平面，那么，需要計算每一側的電容，加起來以確定總電容。平面電容是高頻時去耦合的主要方法，因此，這是所有高速設計都要采用的。在高頻，分立電容的作用并不明顯。例如，考慮下面。實例：確定FR-4絕緣材料疊層(εr= 4.5)1平方英寸面積的并聯平行極板電容，隔開了4 mils。解決方案：
• h= 4mils = 1.016 * 10-4 m
• εο= 自由空間的介電常數 = 8.85 * 10-12F/m
• A= 1平方英寸 = 6.4516 * 10-4m2
• εr= 4.5把這些數值應用到上面的電容公式中，得到C = 253 pF。因此，典型FR-4電路板疊層間隔4 mils，每平方英寸的電容大約是253 pF。數值與間隔距離成線性反比，與面積成線性正比。Altera在多種電路板上成功應用了平面電容。
• 減小雜散電感電源分配系統(PDS)的目的是為每一器件的電源和地焊盤提供并維持所要求的目標恒定電壓。為能夠高效的實現這一目標，PDS采用了電壓調節器模組(VRM)、體電容和去耦合電容(Decaps)，以及電源和地平面夾層結構(平面電容)。在各種瞬變的負載條件下，這些元器件能否有效的幫助維持恒定電壓主要取決于它們相關的雜散電感。

VRM

作為一階近似，VRM可以簡單的建模為串聯的電阻和電感，如圖1所示。

圖1. VRM的串聯阻抗模型

在幾十個KHz的低頻范圍內，VRM主要是電阻，具有極低的阻抗，因此，在低頻時能夠滿足瞬時電流要求。但是，超出幾十KHz之后，VRM阻抗主要是電感，無法再滿足瞬變電流要求。您可以從VRM制造商那里得到VRM的ESR和ESL值，為獲得最佳瞬變性能，選擇較低的ESR/ESL調節器。

Decaps

板上分立去耦合電容必須能夠滿足從幾十KHz到幾百MHz (最大)的低阻抗要求，這取決于電容ESR和ESL，以及電路板貼裝和擴散雜散電感。即使選擇了具有極低ESR和ESL規范的去耦合電容，由于雜散貼裝和擴散電感會限制這些電容的作用，因此，僅有這些電容還不夠。由此，設計高效的PDS時，必須仔細的減小與電路板設計相關的各種雜散電感。

貼裝電感

貼裝電感是指在PCB上貼裝了電容后帶來的相關串聯電感。這一雜散電感增加了電容供應商公開的ESL值。可以通過選擇較小的電容封裝，對PCB上的電容進行適當的布板，減小貼裝電感。圖2顯示了與PCB平面和BGA器件相關的貼裝去耦合電容的橫截面。

圖2. 去耦合電容貼裝

使用下面的公式來估算貼裝電感：

• Lmnt = Ltrace + Lvia

其中，

• Ltrace =128*[(2xLenpad)+Lencap]*(htop/w) pH

以及

• Lvia =10*htop*ln(2s/D) ph

其中，

• Lenpad= 電容焊盤長度加上從焊盤到過孔的走線長度(mils)
• Lencap= 電容長度(mils)
• w= 電容焊盤和過孔之間走線的寬度(mils)
• htop= 頂層和最近的電源/地平面之間的距離(mils)
• s= 電容電源過孔中心和地過孔中心之間的距離(mils)
• D= 過孔外層直徑(mils)
• hplanes= 電源和地平面之間的距離 (mils)
• b= 電容和封裝電源/地過孔之間距離的一半(mils)

一般而言，為減小貼裝電感，應保持電容電源和地過孔盡可能靠近相應的焊盤，使用寬連接走線和較大的過孔直徑。電源和地平面對應靠近安裝了電容的表面，以減小過孔電感的影響。此外，把過孔放在電容的同一側(側面過孔配置)，而不是電容末端的對端(末端過孔配置)，減小了電流環路面積，減少了穿過環路的磁通量，從而減小了電感。圖3顯示了各種電容布板拓撲，而表1對比了大小不同的電容各種電容布板類型的貼裝電感。

圖3.各種電容布板拓撲

圖4.產生較低貼裝電感的過孔布局類型

擴散電感

擴散電感是電源地平面對，以及從去耦合電容到目標BGA器件電源地球角之間的距離所圍成的環路面積構成的電感。結果，這一電感與電源地夾層構成的平面間電容電感直接相關。下面的平面間電容部分詳細解釋了這一電感。

平面間電容

作為一階分析，可以把PCB電源地平面對簡單的建模為串聯的電阻、電感和電容，如圖5所示。注意，這一簡單的模型忽略了趨膚效應和介質吸收等頻率相關效應。

圖5.電源地平面夾層簡化的阻抗模型

圖5中的ESL一階公式如下所示：

• ESL = (μ0•h•l)/w

其中，

• μ0= 自由空間的磁導率(32 pH/mil)
• h= 電源和地平面之間的距離，以mils表示。
• l= 電源平面長度，以英寸表示。
• w= 電源平面寬度，以英寸表示。

您可以把電源地平面夾層的ESL解釋為去耦合電容所看到的擴散電感，因為該電容為BGA器件提供電流。因此，從上面的ESL公式中，把去耦合電容盡可能靠近目標BGA器件放置，可以減小擴散電感(減小從電容到BGA器件的距離l)。此外，電源地夾層使用薄絕緣介質材料(減小h)和寬平面對(增大w)，有助于減小去耦合電容看到的有效擴散電感。

結論

為能夠成功的設計高效的PDS，應理解會影響PDS性能的各種雜散電感。本文檔解釋了在設計PDS時必須要考慮的三種雜散電感。討論了VRM雜散電感、去耦合電容貼裝電感，以及電源平面擴散電感，介紹了減小這些電感的方法。