3.4 可配置的電纜均衡/驅(qū)動(dòng)器(Configurable CD/EQ)
可配置CD/EQ器件，是將CD器件和EQ器件集成在單顆芯片內(nèi)，可通過(guò)外部電平信號(hào)選擇芯片的工作模式，即CD模式或EQ模式。
如Gennum GS3490 (Configurable Adaptive Cable Equalizer/Cable Driver)，是半雙工（分時(shí)復(fù)用）、雙向可配置CD/EQ器件，通過(guò)外部引腳配置，實(shí)現(xiàn)基于單個(gè)BNC接頭進(jìn)行SDI接收或發(fā)送。
還有Gennum GS3590 (Configurable 3G-SDI Reclocking Adaptive Cable Equalizer/Cable Driver)和Gennum GS12090 (Configurable 12G UHD-SDI Reclocking Adaptive Cable Equalizer/Cable Driver)等器件。
3.5 重定時(shí)器/時(shí)鐘恢復(fù)器(Reclocker)
SDI重定時(shí)器是用來(lái)自動(dòng)檢測(cè)輸入信號(hào)類(lèi)型，調(diào)整自身的PLL和CDR電路而恢復(fù)和整形出低抖動(dòng)的時(shí)鐘，再重新定時(shí)發(fā)送出接收到的SDI信號(hào)，以降低SDI信號(hào)的抖動(dòng)。雖然均衡器也可以降低SDI信號(hào)的抖動(dòng)，但它和重定時(shí)器是兩種完全不同的器件，兩者不可相互替代。均衡器的作用是通過(guò)增加高頻增益使傳輸線的頻率響應(yīng)曲線趨于平坦來(lái)改善時(shí)域中的眼圖和信號(hào)抖動(dòng)，而重定時(shí)器則是通過(guò)PLL和CDR來(lái)抑制和降低累加噪聲。如果SDI傳輸線很長(zhǎng)或者傳輸過(guò)程中被其他噪聲干擾惡化，僅有均衡器還不足以改善信號(hào)的質(zhì)量，此時(shí)在均衡器輸出端再串接一個(gè)重定時(shí)器是一個(gè)理想的提高SDI信號(hào)質(zhì)量的方案。
GS2986, 3G-SDI Quad-input Reclocker;
GS12141, 12G UHD-SDI Reclocking Adaptive Cable Equalizer.
3.6 SDI發(fā)送器/串化器(SDI Transmitters/Serializers)
SDI串化器主要用于攝像機(jī)等視頻采集前端設(shè)備，視頻信號(hào)被采集后經(jīng)過(guò)同軸電纜傳輸出去，應(yīng)用架構(gòu)如下：
在SDI串化器方案的硬件設(shè)計(jì)中，CPU是選擇DSP/ASIC/ASSP還是FPGA？一般情況下，對(duì)預(yù)期有較小出貨量、硬件設(shè)計(jì)需要跟隨市場(chǎng)變化的場(chǎng)合，更青睞FPGA；而DSP/ASIC/ASSP由于專(zhuān)用而不夠靈活，更適合對(duì)預(yù)期有較大出貨量、硬件設(shè)計(jì)基本不做大修改的場(chǎng)合。有些FPGA芯片（如Xilinx Spartan6系列和Altera Cyclone4系列）都有低成本集成SDI SerDes，只需配電纜均衡器EQ，電纜驅(qū)動(dòng)器CD即可滿足要求。
從CPU到SDI Serializers，通常為BT1120接口（如Gennum GS2972），也有LVDS接口（如 TI LMH0340）。
Gennum GS2972, 3G/HD/SD-SDI Serializer with Complete SMPTE digital video processing, Integrated Cable Driver, Integrated Audio Embedder for up to 8 channels of 48kHz audio. It provides a complete transmit solution at 2.970Gb/s, 2.970/1.001Gb/s, 1.485Gb/s, 1.485/1.001Gb/s or 270Mb/s.
具體芯片使用參考設(shè)計(jì)不再贅述，請(qǐng)參考芯片手冊(cè)SDI Transmitters(Serializers)\GS2972_Datasheet.pdf
3.7 SDI接收器/解串器(SDI Receivers/Deserializers)
Gennum GS2971, 3G/HD/SD-SDI Receiver with Complete SMPTE digital video processing, Integrated Adaptive Cable Equalizer, Integrated Reclocker with low phase noise, integrated VCO, Integrated audio clock generator and audio de-embedder for 8 channels of 48kHz audio.
4 電源及外部元件設(shè)計(jì)建議
SDI對(duì)眼圖、抖動(dòng)、噪聲等有嚴(yán)格要求，低噪聲底紋波電源設(shè)計(jì)方案對(duì)SDI信號(hào)鏈路非常重要。從圖 5 SDI CD的應(yīng)用電路可以看出，電源VCC_3V3通過(guò)75R端接電阻與SDI輸出端直接相連，因此電源上的任何噪聲和紋波都會(huì)直接耦合到信號(hào)輸出端。SMPTE規(guī)范了SDI信號(hào)輸出電壓幅度典型值是800mVPP，一個(gè)3G SDI信號(hào)經(jīng)過(guò)200米的同軸電纜傳輸后最多可以被衰減50dB，而低頻的電源噪聲和紋波在經(jīng)過(guò)較長(zhǎng)的電纜后幾乎沒(méi)有衰減，這意味著 SDI信號(hào)擺幅在經(jīng)過(guò)較長(zhǎng)的電纜傳輸后可以低至幾mV，這與電源噪聲和紋波已非常接近，此時(shí)電源將大大惡化SDI的信噪比。因此，電源噪聲和紋波必須很低，建議采用低噪聲LDO（如 TI LP3878）給所有SDI器件供電，而不是直接采用DC/DC器件。
另外，外部端接電阻最好采用±1%精度阻值；外部阻抗匹配網(wǎng)絡(luò)最好選用高Q值射頻(RF)電容電感，因普通電容電感在高頻下的容值或感值與標(biāo)稱(chēng)值相差甚遠(yuǎn)，會(huì)導(dǎo)致實(shí)際阻抗與目標(biāo)阻抗75?相差甚遠(yuǎn)。
5 PCB布局布線等建議
SDI方案硬件電路布局布線的核心是，最小化SDI信號(hào)鏈路上各元器件及PCB走線等引起的75?受控阻抗SDI信號(hào)線的阻抗失配程度。
5.1 回波損耗
由于SDI信號(hào)速率越來(lái)越高，因而其信號(hào)路徑需安裝高頻電路的設(shè)計(jì)方法處理，否則無(wú)法得到高質(zhì)量的傳輸性能。SMPET協(xié)會(huì)制定的SDI信號(hào)回波損耗的指標(biāo)要求，如圖 9所示。為滿足這個(gè)指標(biāo)，我們必須精心設(shè)計(jì)以保證SDI傳輸路徑的阻抗連續(xù)性，尤其在BNC連接器的選擇、傳輸線纜的選擇、原理圖參數(shù)設(shè)計(jì)、PCB布局設(shè)計(jì)、合適的SDI器件選擇上，需特別注意。
圖 9 SMPTE規(guī)定的回波損耗指標(biāo)
現(xiàn)實(shí)中，由于SDI傳輸路徑上的阻抗不連續(xù)，任何輸入輸出信號(hào)都會(huì)被輸入或者輸出端反射一部分，反射波會(huì)與正向波疊加而惡化正向波形，因此我們必須設(shè)計(jì)好整個(gè)鏈路的阻抗匹配以降低反射，在高速信號(hào)中尤為重要。
回波損耗（Return Loss）或者 S11/S22(S參數(shù))是用來(lái)定義回波損耗大小的指標(biāo)，其中 S11/S22是反射功率與正向功率的比值，它們與輸入輸出阻抗的對(duì)應(yīng)關(guān)系如下：
回波損耗與 S11 的關(guān)系如下：
其中，Z0 是傳輸線的特征阻抗。
從上述公式中可以看出，回波損耗完全由輸入輸出阻抗與傳輸線特征阻抗是否匹配決定。除了要使用正確的匹配元器件值，高質(zhì)量的PCB走線對(duì)阻抗匹配也至關(guān)重要，因?yàn)樾盘?hào)走線上寄生的電感電容會(huì)影響阻抗，不適當(dāng)?shù)倪^(guò)孔、拐彎、線寬等都會(huì)影響SDI傳輸路徑上阻抗的連續(xù)性。
5.2 建議
1，選用高質(zhì)量的BNC接口，最大程度保證其具有75?的阻抗要求；同時(shí)，設(shè)計(jì)使用75?受控阻抗BNC封裝（參考下文5.3節(jié)），BNC接口廠商通常會(huì)推薦較好的封裝形式。
另外注意，原理圖設(shè)計(jì)時(shí)，BNC接口的外殼（SDI同軸線纜的屏蔽層）必須接地，否則SDI信號(hào)無(wú)法正確傳輸。
2，影響輸入回波損耗(Input Return Loss, IRL)和輸出回波損耗(Output Return Loss, ORL)的元件，即阻抗匹配網(wǎng)絡(luò)（5.6nH或6.8nH電感與75?電阻并聯(lián)）等，都選用0402或更小封裝的阻容感元件（焊盤(pán)約20*25mil），盡量靠近EQ/CD等IC引腳放置，且75?受控阻抗單端信號(hào)微帶線（簡(jiǎn)稱(chēng)SDI信號(hào)線）的線寬宜在15-25mil之間，即接近元件焊盤(pán)寬度，以此將阻抗失配程度降到最低。
可在PCB疊層中，通過(guò)調(diào)整75? SDI信號(hào)線或100?差分線到GND參考平面的距離來(lái)調(diào)整對(duì)應(yīng)的走線寬度，參考圖 10。
3，阻抗匹配網(wǎng)絡(luò)選用高Q值的射頻(RF)電容和射頻信號(hào)電感（因普通電容電感在高頻下的容值或感值與標(biāo)稱(chēng)值相差甚遠(yuǎn)，會(huì)導(dǎo)致實(shí)際阻抗與目標(biāo)阻抗75?相差甚遠(yuǎn)），電阻都選用±1%精度的。
4，EQ/CD等模塊電路與貼片BNC接口在PCB Top和Bottom層上同層放置，以保證SDI信號(hào)線上無(wú)過(guò)孔；EQ/CD等模塊電路與插件BNC接口在PCB Top和Bottom層上鏡像放置，以減少SDI信號(hào)線上的殘樁(stub)，減小寄生電容，從而減小阻抗的下降。
5，特別注意，EQ器件的輸入信號(hào)，當(dāng)做單端信號(hào)，各自做75?阻抗匹配處理；其輸出到SDI解串器芯片的信號(hào)，做差分信號(hào)100?阻抗匹配處理。CD器件的處理方法剛好相反，其輸入為差分信號(hào)，做100?阻抗匹配處理；輸出當(dāng)做單端信號(hào)，各自做75?阻抗匹配處理。
6，PCB Layout時(shí)，EQ器件的輸入回波損耗元件，包括交流耦合電容，都靠近器件輸入引腳放置，不靠近BNC接口放置；EQ器件輸出端的交流耦合電容，應(yīng)靠近EQ器件輸出引腳放置。CD器件的輸出回波損耗元件，包括交流耦合電容，都靠近芯片輸出引腳放置，不靠近BNC接口放置；另外，CD器件輸入端的交流耦合電容，應(yīng)該是靠近SDI串化器芯片引腳放置，而不靠近CD器件輸入引腳。
總之，各類(lèi)交流耦合電容PCB Layout原則是，靠近信號(hào)的輸出引腳，使信號(hào)輸出芯片，即將直流成分隔離。
7，選擇支持75?單端線和100?松耦合差分線的PCB疊層，并控制相應(yīng)的走線阻抗為75?±10%和100?±10%。如圖 10所示，100?差分線可直接參考Layer2 GND平面，75?單端線可參考Layer4中的金屬孤島，此時(shí)需要將金屬孤島上方Layer2和Layer3對(duì)應(yīng)區(qū)域做凈空/禁止覆銅處理。
圖 10 75?單端線和100?差分線獨(dú)立參考地的疊層示例
8，SDI信號(hào)線（從CD器件輸出引腳到BNC接口，從BNC接口到EQ器件輸入引腳）盡可能短且直，或采用弧形走線；當(dāng)采用差分輸出時(shí)，SDO_P和SDO_N必須對(duì)稱(chēng)、等長(zhǎng)、等阻抗。短線具有更小的寄生電容電感值，對(duì)阻抗的影響更??；線長(zhǎng)相對(duì)于信號(hào)波長(zhǎng)越短，反射波對(duì)正向波/入射波的影響越小。因會(huì)改變線寬，導(dǎo)致阻抗不連續(xù)，從而導(dǎo)致反射，故而避免直角或銳角走線等原則對(duì)此依然適用。
5.3 受控阻抗BNC封裝的設(shè)計(jì)
圖 11 設(shè)計(jì)良好的通孔BNC封裝頂層視圖
如前文所述，“SDI方案硬件電路布局布線的核心是，最小化SDI信號(hào)鏈路上各元器件等引起的75?受控阻抗SDI信號(hào)線的阻抗失配程度。”該原則依然適用于BNC封裝的設(shè)計(jì)，即最小化BNC封裝設(shè)計(jì)引入的寄生電容，從而最小化由BNC封裝引起的SDI信號(hào)鏈路上75?阻抗的失配程度。
1 內(nèi)電層（內(nèi)部地和電源平面）與通孔BNC封裝的信號(hào)引腳間留出265mil直徑的間隙，用禁止覆銅實(shí)現(xiàn)。其一，能夠避免該信號(hào)引腳通孔在內(nèi)電層短路的風(fēng)險(xiǎn)；其二，能夠?qū)⒃撔盘?hào)引腳通孔的寄生電容最小化，從而避免引起阻抗的較大跌落（BNC信號(hào)引腳通孔60mil直徑，與內(nèi)電層間距為20mil，最嚴(yán)重的情況是，該通孔的阻抗從75?跌落到40?）。
2 信號(hào)引腳的68mil焊盤(pán)比48mil鉆孔尺寸大20mil，且設(shè)計(jì)在Bottom層。
3 信號(hào)引腳的68mil焊盤(pán)與GND金屬覆銅間，留出65mil的間隙。
5.4 阻抗匹配網(wǎng)絡(luò)中電感的作用
6 總結(jié)
本文簡(jiǎn)述了SDI信號(hào)鏈路上各功能單元的構(gòu)成，參與SDI器件的主要制造商，以及SDI相關(guān)產(chǎn)品；以實(shí)際應(yīng)用電路為例，介紹了SDI信號(hào)鏈路上EQ、CD、SERDES等器件的應(yīng)用，并總結(jié)了它們?cè)趹?yīng)用中需要注意的器件選型問(wèn)題、電源設(shè)計(jì)問(wèn)題和PCB Layout設(shè)計(jì)問(wèn)題，對(duì)SDI信號(hào)鏈路上各模塊的設(shè)計(jì)應(yīng)用具有一定的參考價(jià)值。
附1 參考資料
https://www.sohu.com/a/143683025_465219
AN1972 SDI電路布局布線面臨的挑戰(zhàn).pdf