在saber里面如何將verilog格式的邏輯創建成可調用的模塊？
saber是不是只支持VHDL格式的？如果是verilog格式的是不是還得通過工具轉換下呢？
如果只支持vhdl格式的話，那如何才能把數字邏輯編程對應的可調用模塊呢？
見saber自帶的例子里面好像有數模混合的例子，但是不清楚這些例子中用的vhdl代碼是如何變成可調用的模塊
不知哪位達人可以詳細講解下設計流程
在saber里面如何將verilog格式的邏輯創建成可調用的模塊？
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@domono
VHDL或者Verilog模型無法轉換為MAST模型供Saber使用。建議：1.試試用SaberHDL仿真器進行分析，SaberHDL分析支持VHDL-AMS語言，VHDL-AMS也是IEEE標準，是對VHDL的擴展，專用于混合信號技術分析。在Design->Simulator菜單下可以選擇使用Saber還是用SaberHDL仿真器。2.利用Saber和其它數字仿真器的協同仿真功能，如Saber-ModelSim或Saber-VCS協同仿真，VHDL/Verilog部分用數字仿真器，其它部分用Saber。
這個可以詳細點嗎？最近我在試verilog-xl和saber的協同仿真。想請教一下，co-simulation里面只有vhdl選項 沒有verilog選項 這是為什么?謝謝
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